MAX32665 Peripheral Driver API
Peripheral Driver API for the MAX32665

Macros

#define MXC_F_GCR_RST1_I2C1_POS   0
 
#define MXC_F_GCR_RST1_I2C1   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_I2C1_POS))
 
#define MXC_F_GCR_RST1_PT_POS   1
 
#define MXC_F_GCR_RST1_PT   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_PT_POS))
 
#define MXC_F_GCR_RST1_SPIXIP_POS   3
 
#define MXC_F_GCR_RST1_SPIXIP   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_SPIXIP_POS))
 
#define MXC_F_GCR_RST1_XSPIM_POS   4
 
#define MXC_F_GCR_RST1_XSPIM   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_XSPIM_POS))
 
#define MXC_F_GCR_RST1_SDHC_POS   6
 
#define MXC_F_GCR_RST1_SDHC   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_SDHC_POS))
 
#define MXC_F_GCR_RST1_OWIRE_POS   7
 
#define MXC_F_GCR_RST1_OWIRE   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_OWIRE_POS))
 
#define MXC_F_GCR_RST1_WDT1_POS   8
 
#define MXC_F_GCR_RST1_WDT1   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_WDT1_POS))
 
#define MXC_F_GCR_RST1_SPI3_POS   9
 
#define MXC_F_GCR_RST1_SPI3   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_SPI3_POS))
 
#define MXC_F_GCR_RST1_XIPR_POS   15
 
#define MXC_F_GCR_RST1_XIPR   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_XIPR_POS))
 
#define MXC_F_GCR_RST1_SEMA_POS   16
 
#define MXC_F_GCR_RST1_SEMA   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_SEMA_POS))
 
#define MXC_F_GCR_RST1_WDT2_POS   17
 
#define MXC_F_GCR_RST1_WDT2   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_WDT2_POS))
 
#define MXC_F_GCR_RST1_BTLE_POS   18
 
#define MXC_F_GCR_RST1_BTLE   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_BTLE_POS))
 
#define MXC_F_GCR_RST1_AUDIO_POS   19
 
#define MXC_F_GCR_RST1_AUDIO   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_AUDIO_POS))
 
#define MXC_F_GCR_RST1_I2C2_POS   20
 
#define MXC_F_GCR_RST1_I2C2   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_I2C2_POS))
 
#define MXC_F_GCR_RST1_RPU_POS   21
 
#define MXC_F_GCR_RST1_RPU   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_RPU_POS))
 
#define MXC_F_GCR_RST1_HTMR0_POS   22
 
#define MXC_F_GCR_RST1_HTMR0   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_HTMR0_POS))
 
#define MXC_F_GCR_RST1_HTMR1_POS   23
 
#define MXC_F_GCR_RST1_HTMR1   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_HTMR1_POS))
 
#define MXC_F_GCR_RST1_DVS_POS   24
 
#define MXC_F_GCR_RST1_DVS   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_DVS_POS))
 
#define MXC_F_GCR_RST1_SIMO_POS   25
 
#define MXC_F_GCR_RST1_SIMO   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_SIMO_POS))
 

Detailed Description

Reset 1.

Macro Definition Documentation

◆ MXC_F_GCR_RST1_AUDIO

#define MXC_F_GCR_RST1_AUDIO   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_AUDIO_POS))

RST1_AUDIO Mask

◆ MXC_F_GCR_RST1_AUDIO_POS

#define MXC_F_GCR_RST1_AUDIO_POS   19

RST1_AUDIO Position

◆ MXC_F_GCR_RST1_BTLE

#define MXC_F_GCR_RST1_BTLE   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_BTLE_POS))

RST1_BTLE Mask

◆ MXC_F_GCR_RST1_BTLE_POS

#define MXC_F_GCR_RST1_BTLE_POS   18

RST1_BTLE Position

◆ MXC_F_GCR_RST1_DVS

#define MXC_F_GCR_RST1_DVS   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_DVS_POS))

RST1_DVS Mask

◆ MXC_F_GCR_RST1_DVS_POS

#define MXC_F_GCR_RST1_DVS_POS   24

RST1_DVS Position

◆ MXC_F_GCR_RST1_HTMR0

#define MXC_F_GCR_RST1_HTMR0   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_HTMR0_POS))

RST1_HTMR0 Mask

◆ MXC_F_GCR_RST1_HTMR0_POS

#define MXC_F_GCR_RST1_HTMR0_POS   22

RST1_HTMR0 Position

◆ MXC_F_GCR_RST1_HTMR1

#define MXC_F_GCR_RST1_HTMR1   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_HTMR1_POS))

RST1_HTMR1 Mask

◆ MXC_F_GCR_RST1_HTMR1_POS

#define MXC_F_GCR_RST1_HTMR1_POS   23

RST1_HTMR1 Position

◆ MXC_F_GCR_RST1_I2C1

#define MXC_F_GCR_RST1_I2C1   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_I2C1_POS))

RST1_I2C1 Mask

◆ MXC_F_GCR_RST1_I2C1_POS

#define MXC_F_GCR_RST1_I2C1_POS   0

RST1_I2C1 Position

◆ MXC_F_GCR_RST1_I2C2

#define MXC_F_GCR_RST1_I2C2   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_I2C2_POS))

RST1_I2C2 Mask

◆ MXC_F_GCR_RST1_I2C2_POS

#define MXC_F_GCR_RST1_I2C2_POS   20

RST1_I2C2 Position

◆ MXC_F_GCR_RST1_OWIRE

#define MXC_F_GCR_RST1_OWIRE   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_OWIRE_POS))

RST1_OWIRE Mask

◆ MXC_F_GCR_RST1_OWIRE_POS

#define MXC_F_GCR_RST1_OWIRE_POS   7

RST1_OWIRE Position

◆ MXC_F_GCR_RST1_PT

#define MXC_F_GCR_RST1_PT   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_PT_POS))

RST1_PT Mask

◆ MXC_F_GCR_RST1_PT_POS

#define MXC_F_GCR_RST1_PT_POS   1

RST1_PT Position

◆ MXC_F_GCR_RST1_RPU

#define MXC_F_GCR_RST1_RPU   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_RPU_POS))

RST1_RPU Mask

◆ MXC_F_GCR_RST1_RPU_POS

#define MXC_F_GCR_RST1_RPU_POS   21

RST1_RPU Position

◆ MXC_F_GCR_RST1_SDHC

#define MXC_F_GCR_RST1_SDHC   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_SDHC_POS))

RST1_SDHC Mask

◆ MXC_F_GCR_RST1_SDHC_POS

#define MXC_F_GCR_RST1_SDHC_POS   6

RST1_SDHC Position

◆ MXC_F_GCR_RST1_SEMA

#define MXC_F_GCR_RST1_SEMA   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_SEMA_POS))

RST1_SEMA Mask

◆ MXC_F_GCR_RST1_SEMA_POS

#define MXC_F_GCR_RST1_SEMA_POS   16

RST1_SEMA Position

◆ MXC_F_GCR_RST1_SIMO

#define MXC_F_GCR_RST1_SIMO   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_SIMO_POS))

RST1_SIMO Mask

◆ MXC_F_GCR_RST1_SIMO_POS

#define MXC_F_GCR_RST1_SIMO_POS   25

RST1_SIMO Position

◆ MXC_F_GCR_RST1_SPI3

#define MXC_F_GCR_RST1_SPI3   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_SPI3_POS))

RST1_SPI3 Mask

◆ MXC_F_GCR_RST1_SPI3_POS

#define MXC_F_GCR_RST1_SPI3_POS   9

RST1_SPI3 Position

◆ MXC_F_GCR_RST1_SPIXIP

#define MXC_F_GCR_RST1_SPIXIP   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_SPIXIP_POS))

RST1_SPIXIP Mask

◆ MXC_F_GCR_RST1_SPIXIP_POS

#define MXC_F_GCR_RST1_SPIXIP_POS   3

RST1_SPIXIP Position

◆ MXC_F_GCR_RST1_WDT1

#define MXC_F_GCR_RST1_WDT1   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_WDT1_POS))

RST1_WDT1 Mask

◆ MXC_F_GCR_RST1_WDT1_POS

#define MXC_F_GCR_RST1_WDT1_POS   8

RST1_WDT1 Position

◆ MXC_F_GCR_RST1_WDT2

#define MXC_F_GCR_RST1_WDT2   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_WDT2_POS))

RST1_WDT2 Mask

◆ MXC_F_GCR_RST1_WDT2_POS

#define MXC_F_GCR_RST1_WDT2_POS   17

RST1_WDT2 Position

◆ MXC_F_GCR_RST1_XIPR

#define MXC_F_GCR_RST1_XIPR   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_XIPR_POS))

RST1_XIPR Mask

◆ MXC_F_GCR_RST1_XIPR_POS

#define MXC_F_GCR_RST1_XIPR_POS   15

RST1_XIPR Position

◆ MXC_F_GCR_RST1_XSPIM

#define MXC_F_GCR_RST1_XSPIM   ((uint32_t)(0x1UL << MXC_F_GCR_RST1_XSPIM_POS))

RST1_XSPIM Mask

◆ MXC_F_GCR_RST1_XSPIM_POS

#define MXC_F_GCR_RST1_XSPIM_POS   4

RST1_XSPIM Position