Infineon MOTIX™ MCU TLE988x/9x Device Family SDK
Data Fields
ADC1_Type Struct Reference

Detailed Description

ADC1 (ADC1)

#include <tle989x.h>

Data Fields

union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   EN: 1
 
      uint32_t   __pad0__: 4
 
      __IOM uint32_t   ISTE: 1
 
      uint32_t   __pad1__: 26
 
   }   bit
 
GLOBCONF
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CLKDIV: 4
 
      uint32_t   __pad0__: 28
 
   }   bit
 
CLKCON
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   SUSEN: 1
 
      __IOM uint32_t   SUSMOD: 1
 
      uint32_t   __pad0__: 30
 
   }   bit
 
SUSCTR
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   STAT: 1
 
      __IM uint32_t   READY: 1
 
      uint32_t   __pad0__: 30
 
   }   bit
 
SUSSTAT
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   SLOTS: 3
 
      uint32_t   __pad0__: 1
 
      __IOM uint32_t   SQREP: 2
 
      __IOM uint32_t   COLLCFG: 1
 
      __IOM uint32_t   WFRCFG: 1
 
      __IOM uint32_t   TRGSEL: 4
 
      __IOM uint32_t   GTSEL: 2
 
      __OM uint32_t   TRGSW: 1
 
      __IOM uint32_t   GTSW: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
SQCFG0
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CHSEL0: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHSEL1: 5
 
      uint32_t   __pad1__: 3
 
      __IOM uint32_t   CHSEL2: 5
 
      uint32_t   __pad2__: 3
 
      __IOM uint32_t   CHSEL3: 5
 
      uint32_t   __pad3__: 3
 
   }   bit
 
SQSLOT0
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   SLOTS: 3
 
      uint32_t   __pad0__: 1
 
      __IOM uint32_t   SQREP: 2
 
      __IOM uint32_t   COLLCFG: 1
 
      __IOM uint32_t   WFRCFG: 1
 
      __IOM uint32_t   TRGSEL: 4
 
      __IOM uint32_t   GTSEL: 2
 
      __OM uint32_t   TRGSW: 1
 
      __IOM uint32_t   GTSW: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
SQCFG1
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CHSEL0: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHSEL1: 5
 
      uint32_t   __pad1__: 3
 
      __IOM uint32_t   CHSEL2: 5
 
      uint32_t   __pad2__: 3
 
      __IOM uint32_t   CHSEL3: 5
 
      uint32_t   __pad3__: 3
 
   }   bit
 
SQSLOT1
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   SLOTS: 3
 
      uint32_t   __pad0__: 1
 
      __IOM uint32_t   SQREP: 2
 
      __IOM uint32_t   COLLCFG: 1
 
      __IOM uint32_t   WFRCFG: 1
 
      __IOM uint32_t   TRGSEL: 4
 
      __IOM uint32_t   GTSEL: 2
 
      __OM uint32_t   TRGSW: 1
 
      __IOM uint32_t   GTSW: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
SQCFG2
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CHSEL0: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHSEL1: 5
 
      uint32_t   __pad1__: 3
 
      __IOM uint32_t   CHSEL2: 5
 
      uint32_t   __pad2__: 3
 
      __IOM uint32_t   CHSEL3: 5
 
      uint32_t   __pad3__: 3
 
   }   bit
 
SQSLOT2
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   SLOTS: 3
 
      uint32_t   __pad0__: 1
 
      __IOM uint32_t   SQREP: 2
 
      __IOM uint32_t   COLLCFG: 1
 
      __IOM uint32_t   WFRCFG: 1
 
      __IOM uint32_t   TRGSEL: 4
 
      __IOM uint32_t   GTSEL: 2
 
      __OM uint32_t   TRGSW: 1
 
      __IOM uint32_t   GTSW: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
SQCFG3
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CHSEL0: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHSEL1: 5
 
      uint32_t   __pad1__: 3
 
      __IOM uint32_t   CHSEL2: 5
 
      uint32_t   __pad2__: 3
 
      __IOM uint32_t   CHSEL3: 5
 
      uint32_t   __pad3__: 3
 
   }   bit
 
SQSLOT3
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   SQ0: 1
 
      __IOM uint32_t   SQ1: 1
 
      __IOM uint32_t   SQ2: 1
 
      __IOM uint32_t   SQ3: 1
 
      __IOM uint32_t   WFR0: 1
 
      __IOM uint32_t   WFR1: 1
 
      __IOM uint32_t   WFR2: 1
 
      __IOM uint32_t   WFR3: 1
 
      __IOM uint32_t   COLL0: 1
 
      __IOM uint32_t   COLL1: 1
 
      __IOM uint32_t   COLL2: 1
 
      __IOM uint32_t   COLL3: 1
 
      uint32_t   __pad0__: 4
 
      __IOM uint32_t   SQNUM: 3
 
      uint32_t   __pad1__: 13
 
   }   bit
 
SQSTAT
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   SQ0CLR: 1
 
      __IOM uint32_t   SQ1CLR: 1
 
      __IOM uint32_t   SQ2CLR: 1
 
      __IOM uint32_t   SQ3CLR: 1
 
      __IOM uint32_t   WFR0CLR: 1
 
      __IOM uint32_t   WFR1CLR: 1
 
      __IOM uint32_t   WFR2CLR: 1
 
      __IOM uint32_t   WFR3CLR: 1
 
      __IOM uint32_t   COLL0CLR: 1
 
      __IOM uint32_t   COLL1CLR: 1
 
      __IOM uint32_t   COLL2CLR: 1
 
      __IOM uint32_t   COLL3CLR: 1
 
      uint32_t   __pad0__: 20
 
   }   bit
 
SQSTATCLR
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   SQ0SET: 1
 
      __IOM uint32_t   SQ1SET: 1
 
      __IOM uint32_t   SQ2SET: 1
 
      __IOM uint32_t   SQ3SET: 1
 
      __IOM uint32_t   WFR0SET: 1
 
      __IOM uint32_t   WFR1SET: 1
 
      __IOM uint32_t   WFR2SET: 1
 
      __IOM uint32_t   WFR3SET: 1
 
      __IOM uint32_t   COLL0SET: 1
 
      __IOM uint32_t   COLL1SET: 1
 
      __IOM uint32_t   COLL2SET: 1
 
      __IOM uint32_t   COLL3SET: 1
 
      uint32_t   __pad0__: 20
 
   }   bit
 
SQSTATSET
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG0
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG1
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG2
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG3
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG4
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG5
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG6
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG7
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG8
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG9
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG10
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG11
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG12
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG13
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG14
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG15
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG16
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG17
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG18
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INSEL: 5
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   CHREP: 4
 
      uint32_t   __pad1__: 4
 
      __IOM uint32_t   FILSEL: 3
 
      __IOM uint32_t   CMPSEL: 3
 
      __IOM uint32_t   CLASSEL: 2
 
      uint32_t   __pad2__: 8
 
   }   bit
 
CHCFG19
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CH0: 1
 
      __IOM uint32_t   CH1: 1
 
      __IOM uint32_t   CH2: 1
 
      __IOM uint32_t   CH3: 1
 
      __IOM uint32_t   CH4: 1
 
      __IOM uint32_t   CH5: 1
 
      __IOM uint32_t   CH6: 1
 
      __IOM uint32_t   CH7: 1
 
      __IOM uint32_t   CH8: 1
 
      __IOM uint32_t   CH9: 1
 
      __IOM uint32_t   CH10: 1
 
      __IOM uint32_t   CH11: 1
 
      __IOM uint32_t   CH12: 1
 
      __IOM uint32_t   CH13: 1
 
      __IOM uint32_t   CH14: 1
 
      __IOM uint32_t   CH15: 1
 
      __IOM uint32_t   CH16: 1
 
      __IOM uint32_t   CH17: 1
 
      __IOM uint32_t   CH18: 1
 
      __IOM uint32_t   CH19: 1
 
      uint32_t   __pad0__: 4
 
      __IOM uint32_t   CHNUM: 5
 
      uint32_t   __pad1__: 3
 
   }   bit
 
CHSTAT
 
union {
   __IOM uint32_t   reg
 
   struct {
      __OM uint32_t   CH0CLR: 1
 
      __OM uint32_t   CH1CLR: 1
 
      __OM uint32_t   CH2CLR: 1
 
      __OM uint32_t   CH3CLR: 1
 
      __OM uint32_t   CH4CLR: 1
 
      __OM uint32_t   CH5CLR: 1
 
      __OM uint32_t   CH6CLR: 1
 
      __OM uint32_t   CH7CLR: 1
 
      __OM uint32_t   CH8CLR: 1
 
      __OM uint32_t   CH9CLR: 1
 
      __OM uint32_t   CH10CLR: 1
 
      __OM uint32_t   CH11CLR: 1
 
      __OM uint32_t   CH12CLR: 1
 
      __OM uint32_t   CH13CLR: 1
 
      __OM uint32_t   CH14CLR: 1
 
      __OM uint32_t   CH15CLR: 1
 
      __OM uint32_t   CH16CLR: 1
 
      __OM uint32_t   CH17CLR: 1
 
      __OM uint32_t   CH18CLR: 1
 
      __OM uint32_t   CH19CLR: 1
 
      uint32_t   __pad0__: 12
 
   }   bit
 
CHSTATCLR
 
union {
   __IOM uint32_t   reg
 
   struct {
      __OM uint32_t   CH0SET: 1
 
      __OM uint32_t   CH1SET: 1
 
      __OM uint32_t   CH2SET: 1
 
      __OM uint32_t   CH3SET: 1
 
      __OM uint32_t   CH4SET: 1
 
      __OM uint32_t   CH5SET: 1
 
      __OM uint32_t   CH6SET: 1
 
      __OM uint32_t   CH7SET: 1
 
      __OM uint32_t   CH8SET: 1
 
      __OM uint32_t   CH9SET: 1
 
      __OM uint32_t   CH10SET: 1
 
      __OM uint32_t   CH11SET: 1
 
      __OM uint32_t   CH12SET: 1
 
      __OM uint32_t   CH13SET: 1
 
      __OM uint32_t   CH14SET: 1
 
      __OM uint32_t   CH15SET: 1
 
      __OM uint32_t   CH16SET: 1
 
      __OM uint32_t   CH17SET: 1
 
      __OM uint32_t   CH18SET: 1
 
      __OM uint32_t   CH19SET: 1
 
      uint32_t   __pad0__: 12
 
   }   bit
 
CHSTATSET
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   TCONF: 2
 
      __IOM uint32_t   OVERS: 2
 
      __IOM uint32_t   STC: 4
 
      __IOM uint32_t   SESP: 1
 
      uint32_t   __pad0__: 1
 
      __IOM uint32_t   MSBD: 1
 
      __IOM uint32_t   PCAL: 1
 
      __IOM uint32_t   BWD: 2
 
      __IOM uint32_t   BWD_HI_CUR: 1
 
      uint32_t   __pad1__: 17
 
   }   bit
 
CONVCFG0
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   TCONF: 2
 
      __IOM uint32_t   OVERS: 2
 
      __IOM uint32_t   STC: 4
 
      __IOM uint32_t   SESP: 1
 
      uint32_t   __pad0__: 1
 
      __IOM uint32_t   MSBD: 1
 
      __IOM uint32_t   PCAL: 1
 
      __IOM uint32_t   BWD: 2
 
      __IOM uint32_t   BWD_HI_CUR: 1
 
      uint32_t   __pad1__: 17
 
   }   bit
 
CONVCFG1
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   TCONF: 2
 
      __IOM uint32_t   OVERS: 2
 
      __IOM uint32_t   STC: 4
 
      __IOM uint32_t   SESP: 1
 
      uint32_t   __pad0__: 1
 
      __IOM uint32_t   MSBD: 1
 
      __IOM uint32_t   PCAL: 1
 
      __IOM uint32_t   BWD: 2
 
      __IOM uint32_t   BWD_HI_CUR: 1
 
      uint32_t   __pad1__: 17
 
   }   bit
 
CONVCFG2
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   TCONF: 2
 
      __IOM uint32_t   OVERS: 2
 
      __IOM uint32_t   STC: 4
 
      __IOM uint32_t   SESP: 1
 
      uint32_t   __pad0__: 1
 
      __IOM uint32_t   MSBD: 1
 
      __IOM uint32_t   PCAL: 1
 
      __IOM uint32_t   BWD: 2
 
      __IOM uint32_t   BWD_HI_CUR: 1
 
      uint32_t   __pad1__: 17
 
   }   bit
 
CONVCFG3
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALEN0: 1
 
      __IOM uint32_t   CALEN1: 1
 
      __IOM uint32_t   CALEN2: 1
 
      __IOM uint32_t   CALEN3: 1
 
      __IOM uint32_t   CALEN4: 1
 
      __IOM uint32_t   CALEN5: 1
 
      __IOM uint32_t   CALEN6: 1
 
      __IOM uint32_t   CALEN7: 1
 
      __IOM uint32_t   CALEN8: 1
 
      __IOM uint32_t   CALEN9: 1
 
      __IOM uint32_t   CALEN10: 1
 
      __IOM uint32_t   CALEN11: 1
 
      __IOM uint32_t   CALEN12: 1
 
      __IOM uint32_t   CALEN13: 1
 
      __IOM uint32_t   CALEN14: 1
 
      __IOM uint32_t   CALEN15: 1
 
      __IOM uint32_t   CALEN16: 1
 
      __IOM uint32_t   CALEN17: 1
 
      __IOM uint32_t   CALEN18: 1
 
      __IOM uint32_t   CALEN19: 1
 
      __IOM uint32_t   CALEN20: 1
 
      __IOM uint32_t   CALEN21: 1
 
      __IOM uint32_t   CALEN22: 1
 
      __IOM uint32_t   CALEN23: 1
 
      __IOM uint32_t   CALEN24: 1
 
      __IOM uint32_t   CALEN25: 1
 
      __IOM uint32_t   CALEN26: 1
 
      uint32_t   __pad0__: 5
 
   }   bit
 
CALEN
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALPEN0: 1
 
      __IOM uint32_t   CALPEN1: 1
 
      __IOM uint32_t   CALPEN2: 1
 
      __IOM uint32_t   CALPEN3: 1
 
      __IOM uint32_t   CALPEN4: 1
 
      __IOM uint32_t   CALPEN5: 1
 
      __IOM uint32_t   CALPEN6: 1
 
      __IOM uint32_t   CALPEN7: 1
 
      __IOM uint32_t   CALPEN8: 1
 
      __IOM uint32_t   CALPEN9: 1
 
      __IOM uint32_t   CALPEN10: 1
 
      __IOM uint32_t   CALPEN11: 1
 
      __IOM uint32_t   CALPEN12: 1
 
      __IOM uint32_t   CALPEN13: 1
 
      __IOM uint32_t   CALPEN14: 1
 
      __IOM uint32_t   CALPEN15: 1
 
      __IOM uint32_t   CALPEN16: 1
 
      __IOM uint32_t   CALPEN17: 1
 
      __IOM uint32_t   CALPEN18: 1
 
      __IOM uint32_t   CALPEN19: 1
 
      __IOM uint32_t   CALPEN20: 1
 
      __IOM uint32_t   CALPEN21: 1
 
      __IOM uint32_t   CALPEN22: 1
 
      __IOM uint32_t   CALPEN23: 1
 
      __IOM uint32_t   CALPEN24: 1
 
      __IOM uint32_t   CALPEN25: 1
 
      __IOM uint32_t   CALPEN26: 1
 
      uint32_t   __pad0__: 5
 
   }   bit
 
CALPEN
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   COEF_A0: 2
 
      uint32_t   __pad0__: 2
 
      __IOM uint32_t   COEF_A1: 2
 
      uint32_t   __pad1__: 2
 
      __IOM uint32_t   COEF_A2: 2
 
      uint32_t   __pad2__: 2
 
      __IOM uint32_t   COEF_A3: 2
 
      uint32_t   __pad3__: 18
 
   }   bit
 
FILTCFG
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   FILRESULT: 16
 
      uint32_t   __pad0__: 16
 
   }   bit
 
FIL0
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   FILRESULT: 16
 
      uint32_t   __pad0__: 16
 
   }   bit
 
FIL1
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   FILRESULT: 16
 
      uint32_t   __pad0__: 16
 
   }   bit
 
FIL2
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   FILRESULT: 16
 
      uint32_t   __pad0__: 16
 
   }   bit
 
FIL3
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   FIL0: 1
 
      __IOM uint32_t   FIL1: 1
 
      __IOM uint32_t   FIL2: 1
 
      __IOM uint32_t   FIL3: 1
 
      uint32_t   __pad0__: 28
 
   }   bit
 
FILSTAT
 
union {
   __IOM uint32_t   reg
 
   struct {
      __OM uint32_t   FIL0CLR: 1
 
      __OM uint32_t   FIL1CLR: 1
 
      __OM uint32_t   FIL2CLR: 1
 
      __OM uint32_t   FIL3CLR: 1
 
      uint32_t   __pad0__: 28
 
   }   bit
 
FILSTATCLR
 
union {
   __IOM uint32_t   reg
 
   struct {
      __OM uint32_t   FIL0SET: 1
 
      __OM uint32_t   FIL1SET: 1
 
      __OM uint32_t   FIL2SET: 1
 
      __OM uint32_t   FIL3SET: 1
 
      uint32_t   __pad0__: 28
 
   }   bit
 
FILSTATSET
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES0
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES1
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES2
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES3
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES4
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES5
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES6
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES7
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES8
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES9
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES10
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES11
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES12
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES13
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES14
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES15
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES16
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES17
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES18
 
union {
   __IM uint32_t   reg
 
   struct {
      __IM uint32_t   RESULT: 14
 
      uint32_t   __pad0__: 1
 
      __IM uint32_t   VALID: 1
 
      uint32_t   __pad1__: 16
 
   }   bit
 
RES19
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   LOWER: 8
 
      __IOM uint32_t   INP_SEL: 1
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   HYST_LO: 2
 
      uint32_t   __pad1__: 2
 
      __IOM uint32_t   UPPER: 8
 
      __IOM uint32_t   BLANK_TIME: 3
 
      __IOM uint32_t   RST_BLANK_TIME: 1
 
      __IOM uint32_t   HYST_UP: 2
 
      __IOM uint32_t   MODE: 2
 
   }   bit
 
CMPCFG0
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   LOWER: 8
 
      __IOM uint32_t   INP_SEL: 1
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   HYST_LO: 2
 
      uint32_t   __pad1__: 2
 
      __IOM uint32_t   UPPER: 8
 
      __IOM uint32_t   BLANK_TIME: 3
 
      __IOM uint32_t   RST_BLANK_TIME: 1
 
      __IOM uint32_t   HYST_UP: 2
 
      __IOM uint32_t   MODE: 2
 
   }   bit
 
CMPCFG1
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   LOWER: 8
 
      __IOM uint32_t   INP_SEL: 1
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   HYST_LO: 2
 
      uint32_t   __pad1__: 2
 
      __IOM uint32_t   UPPER: 8
 
      __IOM uint32_t   BLANK_TIME: 3
 
      __IOM uint32_t   RST_BLANK_TIME: 1
 
      __IOM uint32_t   HYST_UP: 2
 
      __IOM uint32_t   MODE: 2
 
   }   bit
 
CMPCFG2
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   LOWER: 8
 
      __IOM uint32_t   INP_SEL: 1
 
      uint32_t   __pad0__: 3
 
      __IOM uint32_t   HYST_LO: 2
 
      uint32_t   __pad1__: 2
 
      __IOM uint32_t   UPPER: 8
 
      __IOM uint32_t   BLANK_TIME: 3
 
      __IOM uint32_t   RST_BLANK_TIME: 1
 
      __IOM uint32_t   HYST_UP: 2
 
      __IOM uint32_t   MODE: 2
 
   }   bit
 
CMPCFG3
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CMP_LO0_STS: 1
 
      __IOM uint32_t   CMP_LO1_STS: 1
 
      __IOM uint32_t   CMP_LO2_STS: 1
 
      __IOM uint32_t   CMP_LO3_STS: 1
 
      __IOM uint32_t   CMP_LO0_IS: 1
 
      __IOM uint32_t   CMP_LO1_IS: 1
 
      __IOM uint32_t   CMP_LO2_IS: 1
 
      __IOM uint32_t   CMP_LO3_IS: 1
 
      __IM uint32_t   CMP_LO: 4
 
      uint32_t   __pad0__: 4
 
      __IOM uint32_t   CMP_UP0_STS: 1
 
      __IOM uint32_t   CMP_UP1_STS: 1
 
      __IOM uint32_t   CMP_UP2_STS: 1
 
      __IOM uint32_t   CMP_UP3_STS: 1
 
      __IOM uint32_t   CMP_UP0_IS: 1
 
      __IOM uint32_t   CMP_UP1_IS: 1
 
      __IOM uint32_t   CMP_UP2_IS: 1
 
      __IOM uint32_t   CMP_UP3_IS: 1
 
      __IM uint32_t   CMP_UP: 4
 
      uint32_t   __pad1__: 4
 
   }   bit
 
CMPSTAT
 
union {
   __IOM uint32_t   reg
 
   struct {
      __OM uint32_t   CMP_LO0_STSCLR: 1
 
      __OM uint32_t   CMP_LO1_STSCLR: 1
 
      __OM uint32_t   CMP_LO2_STSCLR: 1
 
      __OM uint32_t   CMP_LO3_STSCLR: 1
 
      __OM uint32_t   CMP_LO0_ISCLR: 1
 
      __OM uint32_t   CMP_LO1_ISCLR: 1
 
      __OM uint32_t   CMP_LO2_ISCLR: 1
 
      __OM uint32_t   CMP_LO3_ISCLR: 1
 
      uint32_t   __pad0__: 8
 
      __OM uint32_t   CMP_UP0_STSCLR: 1
 
      __OM uint32_t   CMP_UP1_STSCLR: 1
 
      __OM uint32_t   CMP_UP2_STSCLR: 1
 
      __OM uint32_t   CMP_UP3_STSCLR: 1
 
      __OM uint32_t   CMP_UP0_ISCLR: 1
 
      __OM uint32_t   CMP_UP1_ISCLR: 1
 
      __OM uint32_t   CMP_UP2_ISCLR: 1
 
      __OM uint32_t   CMP_UP3_ISCLR: 1
 
      uint32_t   __pad1__: 8
 
   }   bit
 
CMPSTATCLR
 
union {
   __IOM uint32_t   reg
 
   struct {
      __OM uint32_t   CMP_LO0_STSSET: 1
 
      __OM uint32_t   CMP_LO1_STSSET: 1
 
      __OM uint32_t   CMP_LO2_STSSET: 1
 
      __OM uint32_t   CMP_LO3_STSSET: 1
 
      __OM uint32_t   CMP_LO0_ISSET: 1
 
      __OM uint32_t   CMP_LO1_ISSET: 1
 
      __OM uint32_t   CMP_LO2_ISSET: 1
 
      __OM uint32_t   CMP_LO3_ISSET: 1
 
      uint32_t   __pad0__: 8
 
      __OM uint32_t   CMP_UP0_STSSET: 1
 
      __OM uint32_t   CMP_UP1_STSSET: 1
 
      __OM uint32_t   CMP_UP2_STSSET: 1
 
      __OM uint32_t   CMP_UP3_STSSET: 1
 
      __OM uint32_t   CMP_UP0_ISSET: 1
 
      __OM uint32_t   CMP_UP1_ISSET: 1
 
      __OM uint32_t   CMP_UP2_ISSET: 1
 
      __OM uint32_t   CMP_UP3_ISSET: 1
 
      uint32_t   __pad1__: 8
 
   }   bit
 
CMPSTATSET
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   IEN_CH0: 1
 
      __IOM uint32_t   IEN_CH1: 1
 
      __IOM uint32_t   IEN_CH2: 1
 
      __IOM uint32_t   IEN_CH3: 1
 
      __IOM uint32_t   IEN_CH4: 1
 
      __IOM uint32_t   IEN_CH5: 1
 
      __IOM uint32_t   IEN_CH6: 1
 
      __IOM uint32_t   IEN_CH7: 1
 
      __IOM uint32_t   IEN_CH8: 1
 
      __IOM uint32_t   IEN_CH9: 1
 
      __IOM uint32_t   IEN_CH10: 1
 
      __IOM uint32_t   IEN_CH11: 1
 
      __IOM uint32_t   IEN_CH12: 1
 
      __IOM uint32_t   IEN_CH13: 1
 
      __IOM uint32_t   IEN_CH14: 1
 
      __IOM uint32_t   IEN_CH15: 1
 
      __IOM uint32_t   IEN_CH16: 1
 
      __IOM uint32_t   IEN_CH17: 1
 
      __IOM uint32_t   IEN_CH18: 1
 
      __IOM uint32_t   IEN_CH19: 1
 
      __IOM uint32_t   IEN_SQ0: 1
 
      __IOM uint32_t   IEN_SQ1: 1
 
      __IOM uint32_t   IEN_SQ2: 1
 
      __IOM uint32_t   IEN_SQ3: 1
 
      __IOM uint32_t   IEN_LO0: 1
 
      __IOM uint32_t   IEN_LO1: 1
 
      __IOM uint32_t   IEN_LO2: 1
 
      __IOM uint32_t   IEN_LO3: 1
 
      __IOM uint32_t   IEN_UP0: 1
 
      __IOM uint32_t   IEN_UP1: 1
 
      __IOM uint32_t   IEN_UP2: 1
 
      __IOM uint32_t   IEN_UP3: 1
 
   }   bit
 
IEN0
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   IEN_COLL0: 1
 
      __IOM uint32_t   IEN_COLL1: 1
 
      __IOM uint32_t   IEN_COLL2: 1
 
      __IOM uint32_t   IEN_COLL3: 1
 
      __IOM uint32_t   IEN_WFR0: 1
 
      __IOM uint32_t   IEN_WFR1: 1
 
      __IOM uint32_t   IEN_WFR2: 1
 
      __IOM uint32_t   IEN_WFR3: 1
 
      uint32_t   __pad0__: 24
 
   }   bit
 
IEN1
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INP_CH0: 2
 
      __IOM uint32_t   INP_CH1: 2
 
      __IOM uint32_t   INP_CH2: 2
 
      __IOM uint32_t   INP_CH3: 2
 
      __IOM uint32_t   INP_CH4: 2
 
      __IOM uint32_t   INP_CH5: 2
 
      __IOM uint32_t   INP_CH6: 2
 
      __IOM uint32_t   INP_CH7: 2
 
      __IOM uint32_t   INP_CH8: 2
 
      __IOM uint32_t   INP_CH9: 2
 
      __IOM uint32_t   INP_CH10: 2
 
      __IOM uint32_t   INP_CH11: 2
 
      __IOM uint32_t   INP_CH12: 2
 
      __IOM uint32_t   INP_CH13: 2
 
      __IOM uint32_t   INP_CH14: 2
 
      __IOM uint32_t   INP_CH15: 2
 
   }   bit
 
INP0
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INP_CH16: 2
 
      __IOM uint32_t   INP_CH17: 2
 
      __IOM uint32_t   INP_CH18: 2
 
      __IOM uint32_t   INP_CH19: 2
 
      uint32_t   __pad0__: 24
 
   }   bit
 
INP1
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INP_CMP_LO0: 2
 
      __IOM uint32_t   INP_CMP_LO1: 2
 
      __IOM uint32_t   INP_CMP_LO2: 2
 
      __IOM uint32_t   INP_CMP_LO3: 2
 
      __IOM uint32_t   INP_CMP_UP0: 2
 
      __IOM uint32_t   INP_CMP_UP1: 2
 
      __IOM uint32_t   INP_CMP_UP2: 2
 
      __IOM uint32_t   INP_CMP_UP3: 2
 
      uint32_t   __pad0__: 16
 
   }   bit
 
INP2
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   INP_SQ0: 2
 
      __IOM uint32_t   INP_SQ1: 2
 
      __IOM uint32_t   INP_SQ2: 2
 
      __IOM uint32_t   INP_SQ3: 2
 
      __IOM uint32_t   INP_COLL0: 2
 
      __IOM uint32_t   INP_COLL1: 2
 
      __IOM uint32_t   INP_COLL2: 2
 
      __IOM uint32_t   INP_COLL3: 2
 
      __IOM uint32_t   INP_WFR0: 2
 
      __IOM uint32_t   INP_WFR1: 2
 
      __IOM uint32_t   INP_WFR2: 2
 
      __IOM uint32_t   INP_WFR3: 2
 
      uint32_t   __pad0__: 8
 
   }   bit
 
INP3
 
__IM uint32_t RESERVED [4]
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   ST_SQSEL: 3
 
      uint32_t   __pad0__: 1
 
      __IOM uint32_t   ST_TRGSEL: 3
 
      uint32_t   __pad1__: 1
 
      __IOM uint32_t   ST_GTGSEL: 3
 
      uint32_t   __pad2__: 1
 
      __IOM uint32_t   STE_SQSEL: 1
 
      __IOM uint32_t   STE_TRGSEL: 1
 
      __IOM uint32_t   STE_GTGSEL: 1
 
      uint32_t   __pad3__: 1
 
      __OM uint32_t   ST_SQSW: 1
 
      __OM uint32_t   ST_TRGSW: 1
 
      __OM uint32_t   ST_GTGSW: 1
 
      uint32_t   __pad4__: 1
 
      __IOM uint32_t   STE_SQ: 1
 
      __IOM uint32_t   STE_TRG: 1
 
      __IOM uint32_t   STE_GTG: 1
 
      uint32_t   __pad5__: 9
 
   }   bit
 
SHDCTR
 
__IM uint32_t RESERVED1 [4]
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI1
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI3
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI5
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI7
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI9
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI11
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI13
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI15
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI16
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI17
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI18
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI19
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI20
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI21
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI22
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI23
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI24
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI25
 
union {
   __IOM uint32_t   reg
 
   struct {
      __IOM uint32_t   CALOFFS: 6
 
      uint32_t   __pad0__: 10
 
      __IOM uint32_t   CALGAIN: 10
 
      uint32_t   __pad1__: 6
 
   }   bit
 
CALAI26
 

Field Documentation

◆ __pad0__

uint32_t __pad0__

◆ __pad1__

uint32_t __pad1__

◆ __pad2__

uint32_t __pad2__

◆ __pad3__

uint32_t __pad3__

◆ __pad4__

uint32_t __pad4__

◆ __pad5__

uint32_t __pad5__

◆  [1/105]

struct { ... } bit

◆  [2/105]

struct { ... } bit

◆  [3/105]

struct { ... } bit

◆  [4/105]

struct { ... } bit

◆  [5/105]

struct { ... } bit

◆  [6/105]

struct { ... } bit

◆  [7/105]

struct { ... } bit

◆  [8/105]

struct { ... } bit

◆  [9/105]

struct { ... } bit

◆  [10/105]

struct { ... } bit

◆  [11/105]

struct { ... } bit

◆  [12/105]

struct { ... } bit

◆  [13/105]

struct { ... } bit

◆  [14/105]

struct { ... } bit

◆  [15/105]

struct { ... } bit

◆  [16/105]

struct { ... } bit

◆  [17/105]

struct { ... } bit

◆  [18/105]

struct { ... } bit

◆  [19/105]

struct { ... } bit

◆  [20/105]

struct { ... } bit

◆  [21/105]

struct { ... } bit

◆  [22/105]

struct { ... } bit

◆  [23/105]

struct { ... } bit

◆  [24/105]

struct { ... } bit

◆  [25/105]

struct { ... } bit

◆  [26/105]

struct { ... } bit

◆  [27/105]

struct { ... } bit

◆  [28/105]

struct { ... } bit

◆  [29/105]

struct { ... } bit

◆  [30/105]

struct { ... } bit

◆  [31/105]

struct { ... } bit

◆  [32/105]

struct { ... } bit

◆  [33/105]

struct { ... } bit

◆  [34/105]

struct { ... } bit

◆  [35/105]

struct { ... } bit

◆  [36/105]

struct { ... } bit

◆  [37/105]

struct { ... } bit

◆  [38/105]

struct { ... } bit

◆  [39/105]

struct { ... } bit

◆  [40/105]

struct { ... } bit

◆  [41/105]

struct { ... } bit

◆  [42/105]

struct { ... } bit

◆  [43/105]

struct { ... } bit

◆  [44/105]

struct { ... } bit

◆  [45/105]

struct { ... } bit

◆  [46/105]

struct { ... } bit

◆  [47/105]

struct { ... } bit

◆  [48/105]

struct { ... } bit

◆  [49/105]

struct { ... } bit

◆  [50/105]

struct { ... } bit

◆  [51/105]

struct { ... } bit

◆  [52/105]

struct { ... } bit

◆  [53/105]

struct { ... } bit

◆  [54/105]

struct { ... } bit

◆  [55/105]

struct { ... } bit

◆  [56/105]

struct { ... } bit

◆  [57/105]

struct { ... } bit

◆  [58/105]

struct { ... } bit

◆  [59/105]

struct { ... } bit

◆  [60/105]

struct { ... } bit

◆  [61/105]

struct { ... } bit

◆  [62/105]

struct { ... } bit

◆  [63/105]

struct { ... } bit

◆  [64/105]

struct { ... } bit

◆  [65/105]

struct { ... } bit

◆  [66/105]

struct { ... } bit

◆  [67/105]

struct { ... } bit

◆  [68/105]

struct { ... } bit

◆  [69/105]

struct { ... } bit

◆  [70/105]

struct { ... } bit

◆  [71/105]

struct { ... } bit

◆  [72/105]

struct { ... } bit

◆  [73/105]

struct { ... } bit

◆  [74/105]

struct { ... } bit

◆  [75/105]

struct { ... } bit

◆  [76/105]

struct { ... } bit

◆  [77/105]

struct { ... } bit

◆  [78/105]

struct { ... } bit

◆  [79/105]

struct { ... } bit

◆  [80/105]

struct { ... } bit

◆  [81/105]

struct { ... } bit

◆  [82/105]

struct { ... } bit

◆  [83/105]

struct { ... } bit

◆  [84/105]

struct { ... } bit

◆  [85/105]

struct { ... } bit

◆  [86/105]

struct { ... } bit

◆  [87/105]

struct { ... } bit

◆  [88/105]

struct { ... } bit

◆  [89/105]

struct { ... } bit

◆  [90/105]

struct { ... } bit

◆  [91/105]

struct { ... } bit

◆  [92/105]

struct { ... } bit

◆  [93/105]

struct { ... } bit

◆  [94/105]

struct { ... } bit

◆  [95/105]

struct { ... } bit

◆  [96/105]

struct { ... } bit

◆  [97/105]

struct { ... } bit

◆  [98/105]

struct { ... } bit

◆  [99/105]

struct { ... } bit

◆  [100/105]

struct { ... } bit

◆  [101/105]

struct { ... } bit

◆  [102/105]

struct { ... } bit

◆  [103/105]

struct { ... } bit

◆  [104/105]

struct { ... } bit

◆  [105/105]

struct { ... } bit

◆ BLANK_TIME

__IOM uint32_t BLANK_TIME

[26..24] Blank Time configuration

◆ BWD

__IOM uint32_t BWD

[13..12] BWD timing config

◆ BWD_HI_CUR

__IOM uint32_t BWD_HI_CUR

[14..14] BWD current configuration

◆ 

union { ... } CALAI1

◆ 

union { ... } CALAI11

◆ 

union { ... } CALAI13

◆ 

union { ... } CALAI15

◆ 

union { ... } CALAI16

◆ 

union { ... } CALAI17

◆ 

union { ... } CALAI18

◆ 

union { ... } CALAI19

◆ 

union { ... } CALAI20

◆ 

union { ... } CALAI21

◆ 

union { ... } CALAI22

◆ 

union { ... } CALAI23

◆ 

union { ... } CALAI24

◆ 

union { ... } CALAI25

◆ 

union { ... } CALAI26

◆ 

union { ... } CALAI3

◆ 

union { ... } CALAI5

◆ 

union { ... } CALAI7

◆ 

union { ... } CALAI9

◆ 

union { ... } CALEN

◆ CALEN0

__IOM uint32_t CALEN0

[0..0] Channel 0 Calibration Enable

◆ CALEN1

__IOM uint32_t CALEN1

[1..1] Channel 1 Calibration Enable

◆ CALEN10

__IOM uint32_t CALEN10

[10..10] Channel 10 Calibration Enable

◆ CALEN11

__IOM uint32_t CALEN11

[11..11] Channel 11 Calibration Enable

◆ CALEN12

__IOM uint32_t CALEN12

[12..12] Channel 12 Calibration Enable

◆ CALEN13

__IOM uint32_t CALEN13

[13..13] Channel 13 Calibration Enable

◆ CALEN14

__IOM uint32_t CALEN14

[14..14] Channel 14 Calibration Enable

◆ CALEN15

__IOM uint32_t CALEN15

[15..15] Channel 15 Calibration Enable

◆ CALEN16

__IOM uint32_t CALEN16

[16..16] Channel 16 Calibration Enable

◆ CALEN17

__IOM uint32_t CALEN17

[17..17] Channel 17 Calibration Enable

◆ CALEN18

__IOM uint32_t CALEN18

[18..18] Channel 18 Calibration Enable

◆ CALEN19

__IOM uint32_t CALEN19

[19..19] Channel 19 Calibration Enable

◆ CALEN2

__IOM uint32_t CALEN2

[2..2] Channel 2 Calibration Enable

◆ CALEN20

__IOM uint32_t CALEN20

[20..20] Channel 20 Calibration Enable

◆ CALEN21

__IOM uint32_t CALEN21

[21..21] Channel 21 Calibration Enable

◆ CALEN22

__IOM uint32_t CALEN22

[22..22] Channel 22 Calibration Enable

◆ CALEN23

__IOM uint32_t CALEN23

[23..23] Channel 23 Calibration Enable

◆ CALEN24

__IOM uint32_t CALEN24

[24..24] Channel 24 Calibration Enable

◆ CALEN25

__IOM uint32_t CALEN25

[25..25] Channel 25 Calibration Enable

◆ CALEN26

__IOM uint32_t CALEN26

[26..26] Channel 26 Calibration Enable

◆ CALEN3

__IOM uint32_t CALEN3

[3..3] Channel 3 Calibration Enable

◆ CALEN4

__IOM uint32_t CALEN4

[4..4] Channel 4 Calibration Enable

◆ CALEN5

__IOM uint32_t CALEN5

[5..5] Channel 5 Calibration Enable

◆ CALEN6

__IOM uint32_t CALEN6

[6..6] Channel 6 Calibration Enable

◆ CALEN7

__IOM uint32_t CALEN7

[7..7] Channel 7 Calibration Enable

◆ CALEN8

__IOM uint32_t CALEN8

[8..8] Channel 8 Calibration Enable

◆ CALEN9

__IOM uint32_t CALEN9

[9..9] Channel 9 Calibration Enable

◆ CALGAIN

__IOM uint32_t CALGAIN

[25..16] Calibration Gain

◆ CALOFFS

__IOM uint32_t CALOFFS

[5..0] Calibration Offset

◆ 

union { ... } CALPEN

◆ CALPEN0

__IOM uint32_t CALPEN0

[0..0] Channel 0 Calibration Protection

◆ CALPEN1

__IOM uint32_t CALPEN1

[1..1] Channel 1 Calibration Protection

◆ CALPEN10

__IOM uint32_t CALPEN10

[10..10] Channel 10 Calibration Protection

◆ CALPEN11

__IOM uint32_t CALPEN11

[11..11] Channel 11 Calibration Protection

◆ CALPEN12

__IOM uint32_t CALPEN12

[12..12] Channel 12 Calibration Protection

◆ CALPEN13

__IOM uint32_t CALPEN13

[13..13] Channel 13 Calibration Protection

◆ CALPEN14

__IOM uint32_t CALPEN14

[14..14] Channel 14 Calibration Protection

◆ CALPEN15

__IOM uint32_t CALPEN15

[15..15] Channel 15 Calibration Protection

◆ CALPEN16

__IOM uint32_t CALPEN16

[16..16] Channel 16 Calibration Protection

◆ CALPEN17

__IOM uint32_t CALPEN17

[17..17] Channel 17 Calibration Protection

◆ CALPEN18

__IOM uint32_t CALPEN18

[18..18] Channel 18 Calibration Protection

◆ CALPEN19

__IOM uint32_t CALPEN19

[19..19] Channel 19 Calibration Protection

◆ CALPEN2

__IOM uint32_t CALPEN2

[2..2] Channel 2 Calibration Protection

◆ CALPEN20

__IOM uint32_t CALPEN20

[20..20] Channel 20 Calibration Protection

◆ CALPEN21

__IOM uint32_t CALPEN21

[21..21] Channel 21 Calibration Protection

◆ CALPEN22

__IOM uint32_t CALPEN22

[22..22] Channel 22 Calibration Protection

◆ CALPEN23

__IOM uint32_t CALPEN23

[23..23] Channel 23 Calibration Protection

◆ CALPEN24

__IOM uint32_t CALPEN24

[24..24] Channel 24 Calibration Protection

◆ CALPEN25

__IOM uint32_t CALPEN25

[25..25] Channel 25 Calibration Protection

◆ CALPEN26

__IOM uint32_t CALPEN26

[26..26] Channel 26 Calibration Protection

◆ CALPEN3

__IOM uint32_t CALPEN3

[3..3] Channel 3 Calibration Protection

◆ CALPEN4

__IOM uint32_t CALPEN4

[4..4] Channel 4 Calibration Protection

◆ CALPEN5

__IOM uint32_t CALPEN5

[5..5] Channel 5 Calibration Protection

◆ CALPEN6

__IOM uint32_t CALPEN6

[6..6] Channel 6 Calibration Protection

◆ CALPEN7

__IOM uint32_t CALPEN7

[7..7] Channel 7 Calibration Protection

◆ CALPEN8

__IOM uint32_t CALPEN8

[8..8] Channel 8 Calibration Protection

◆ CALPEN9

__IOM uint32_t CALPEN9

[9..9] Channel 9 Calibration Protection

◆ CH0

__IOM uint32_t CH0

[0..0] Channel 0 Status

◆ CH0CLR

__OM uint32_t CH0CLR

[0..0] Channel 0 Status clear flag

◆ CH0SET

__OM uint32_t CH0SET

[0..0] Channel 0 Status set flag

◆ CH1

__IOM uint32_t CH1

[1..1] Channel 1 Status

◆ CH10

__IOM uint32_t CH10

[10..10] Channel 10 Status

◆ CH10CLR

__OM uint32_t CH10CLR

[10..10] Channel 10 Status clear flag

◆ CH10SET

__OM uint32_t CH10SET

[10..10] Channel 10 Status set flag

◆ CH11

__IOM uint32_t CH11

[11..11] Channel 11 Status

◆ CH11CLR

__OM uint32_t CH11CLR

[11..11] Channel 11 Status clear flag

◆ CH11SET

__OM uint32_t CH11SET

[11..11] Channel 11 Status set flag

◆ CH12

__IOM uint32_t CH12

[12..12] Channel 12 Status

◆ CH12CLR

__OM uint32_t CH12CLR

[12..12] Channel 12 Status clear flag

◆ CH12SET

__OM uint32_t CH12SET

[12..12] Channel 12 Status set flag

◆ CH13

__IOM uint32_t CH13

[13..13] Channel 13 Status

◆ CH13CLR

__OM uint32_t CH13CLR

[13..13] Channel 13 Status clear flag

◆ CH13SET

__OM uint32_t CH13SET

[13..13] Channel 13 Status set flag

◆ CH14

__IOM uint32_t CH14

[14..14] Channel 14 Status

◆ CH14CLR

__OM uint32_t CH14CLR

[14..14] Channel 14 Status clear flag

◆ CH14SET

__OM uint32_t CH14SET

[14..14] Channel 14 Status set flag

◆ CH15

__IOM uint32_t CH15

[15..15] Channel 15 Status

◆ CH15CLR

__OM uint32_t CH15CLR

[15..15] Channel 15 Status clear flag

◆ CH15SET

__OM uint32_t CH15SET

[15..15] Channel 15 Status set flag

◆ CH16

__IOM uint32_t CH16

[16..16] Channel 16 Status

◆ CH16CLR

__OM uint32_t CH16CLR

[16..16] Channel 16 Status clear flag

◆ CH16SET

__OM uint32_t CH16SET

[16..16] Channel 16 Status set flag

◆ CH17

__IOM uint32_t CH17

[17..17] Channel 17 Status

◆ CH17CLR

__OM uint32_t CH17CLR

[17..17] Channel 17 Status clear flag

◆ CH17SET

__OM uint32_t CH17SET

[17..17] Channel 17 Status set flag

◆ CH18

__IOM uint32_t CH18

[18..18] Channel 18 Status

◆ CH18CLR

__OM uint32_t CH18CLR

[18..18] Channel 18 Status clear flag

◆ CH18SET

__OM uint32_t CH18SET

[18..18] Channel 18 Status set flag

◆ CH19

__IOM uint32_t CH19

[19..19] Channel 19 Status

◆ CH19CLR

__OM uint32_t CH19CLR

[19..19] Channel 19 Status clear flag

◆ CH19SET

__OM uint32_t CH19SET

[19..19] Channel 19 Status set flag

◆ CH1CLR

__OM uint32_t CH1CLR

[1..1] Channel 1 Status clear flag

◆ CH1SET

__OM uint32_t CH1SET

[1..1] Channel 1 Status set flag

◆ CH2

__IOM uint32_t CH2

[2..2] Channel 2 Status

◆ CH2CLR

__OM uint32_t CH2CLR

[2..2] Channel 2 Status clear flag

◆ CH2SET

__OM uint32_t CH2SET

[2..2] Channel 2 Status set flag

◆ CH3

__IOM uint32_t CH3

[3..3] Channel 3 Status

◆ CH3CLR

__OM uint32_t CH3CLR

[3..3] Channel 3 Status clear flag

◆ CH3SET

__OM uint32_t CH3SET

[3..3] Channel 3 Status set flag

◆ CH4

__IOM uint32_t CH4

[4..4] Channel 4 Status

◆ CH4CLR

__OM uint32_t CH4CLR

[4..4] Channel 4 Status clear flag

◆ CH4SET

__OM uint32_t CH4SET

[4..4] Channel 4 Status set flag

◆ CH5

__IOM uint32_t CH5

[5..5] Channel 5 Status

◆ CH5CLR

__OM uint32_t CH5CLR

[5..5] Channel 5 Status clear flag

◆ CH5SET

__OM uint32_t CH5SET

[5..5] Channel 5 Status set flag

◆ CH6

__IOM uint32_t CH6

[6..6] Channel 6 Status

◆ CH6CLR

__OM uint32_t CH6CLR

[6..6] Channel 6 Status clear flag

◆ CH6SET

__OM uint32_t CH6SET

[6..6] Channel 6 Status set flag

◆ CH7

__IOM uint32_t CH7

[7..7] Channel 7 Status

◆ CH7CLR

__OM uint32_t CH7CLR

[7..7] Channel 7 Status clear flag

◆ CH7SET

__OM uint32_t CH7SET

[7..7] Channel 7 Status set flag

◆ CH8

__IOM uint32_t CH8

[8..8] Channel 8 Status

◆ CH8CLR

__OM uint32_t CH8CLR

[8..8] Channel 8 Status clear flag

◆ CH8SET

__OM uint32_t CH8SET

[8..8] Channel 8 Status set flag

◆ CH9

__IOM uint32_t CH9

[9..9] Channel 9 Status

◆ CH9CLR

__OM uint32_t CH9CLR

[9..9] Channel 9 Status clear flag

◆ CH9SET

__OM uint32_t CH9SET

[9..9] Channel 9 Status set flag

◆ 

union { ... } CHCFG0

◆ 

union { ... } CHCFG1

◆ 

union { ... } CHCFG10

◆ 

union { ... } CHCFG11

◆ 

union { ... } CHCFG12

◆ 

union { ... } CHCFG13

◆ 

union { ... } CHCFG14

◆ 

union { ... } CHCFG15

◆ 

union { ... } CHCFG16

◆ 

union { ... } CHCFG17

◆ 

union { ... } CHCFG18

◆ 

union { ... } CHCFG19

◆ 

union { ... } CHCFG2

◆ 

union { ... } CHCFG3

◆ 

union { ... } CHCFG4

◆ 

union { ... } CHCFG5

◆ 

union { ... } CHCFG6

◆ 

union { ... } CHCFG7

◆ 

union { ... } CHCFG8

◆ 

union { ... } CHCFG9

◆ CHNUM

__IOM uint32_t CHNUM

[28..24] Current Channel under conversion

◆ CHREP

__IOM uint32_t CHREP

[11..8] Channel Repetition

◆ CHSEL0

__IOM uint32_t CHSEL0

[4..0] Channel Select

◆ CHSEL1

__IOM uint32_t CHSEL1

[12..8] Channel Select

◆ CHSEL2

__IOM uint32_t CHSEL2

[20..16] Channel Select

◆ CHSEL3

__IOM uint32_t CHSEL3

[28..24] Channel Select

◆ 

union { ... } CHSTAT

◆ 

union { ... } CHSTATCLR

◆ 

union { ... } CHSTATSET

◆ CLASSEL

__IOM uint32_t CLASSEL

[23..22] Conversion Class Selection

◆ 

union { ... } CLKCON

◆ CLKDIV

__IOM uint32_t CLKDIV

[3..0] Clock Divider Settings

◆ CMP_LO

__IM uint32_t CMP_LO

[11..8] Compare low Status

◆ CMP_LO0_IS

__IOM uint32_t CMP_LO0_IS

[4..4] Compare 0 low Interrupt Status

◆ CMP_LO0_ISCLR

__OM uint32_t CMP_LO0_ISCLR

[4..4] Compare 0 low Interrupt clear

◆ CMP_LO0_ISSET

__OM uint32_t CMP_LO0_ISSET

[4..4] Compare 0 low Interupt set

◆ CMP_LO0_STS

__IOM uint32_t CMP_LO0_STS

[0..0] Compare 0 low Status

◆ CMP_LO0_STSCLR

__OM uint32_t CMP_LO0_STSCLR

[0..0] Compare 0 low Status clear

◆ CMP_LO0_STSSET

__OM uint32_t CMP_LO0_STSSET

[0..0] Compare 0 low Status set

◆ CMP_LO1_IS

__IOM uint32_t CMP_LO1_IS

[5..5] Compare 1 low Interrupt Status

◆ CMP_LO1_ISCLR

__OM uint32_t CMP_LO1_ISCLR

[5..5] Compare 1 low Interrupt clear

◆ CMP_LO1_ISSET

__OM uint32_t CMP_LO1_ISSET

[5..5] Compare 1 low Interupt set

◆ CMP_LO1_STS

__IOM uint32_t CMP_LO1_STS

[1..1] Compare 1 low Status

◆ CMP_LO1_STSCLR

__OM uint32_t CMP_LO1_STSCLR

[1..1] Compare 1 low Status clear

◆ CMP_LO1_STSSET

__OM uint32_t CMP_LO1_STSSET

[1..1] Compare 1 low Status set

◆ CMP_LO2_IS

__IOM uint32_t CMP_LO2_IS

[6..6] Compare 2 low Interrupt Status

◆ CMP_LO2_ISCLR

__OM uint32_t CMP_LO2_ISCLR

[6..6] Compare 2 low Interrupt clear

◆ CMP_LO2_ISSET

__OM uint32_t CMP_LO2_ISSET

[6..6] Compare 2 low Interupt set

◆ CMP_LO2_STS

__IOM uint32_t CMP_LO2_STS

[2..2] Compare 2 low Status

◆ CMP_LO2_STSCLR

__OM uint32_t CMP_LO2_STSCLR

[2..2] Compare 2 low Status clear

◆ CMP_LO2_STSSET

__OM uint32_t CMP_LO2_STSSET

[2..2] Compare 2 low Status set

◆ CMP_LO3_IS

__IOM uint32_t CMP_LO3_IS

[7..7] Compare 3 low Interrupt Status

◆ CMP_LO3_ISCLR

__OM uint32_t CMP_LO3_ISCLR

[7..7] Compare 3 low Interrupt clear

◆ CMP_LO3_ISSET

__OM uint32_t CMP_LO3_ISSET

[7..7] Compare 3 low Interupt set

◆ CMP_LO3_STS

__IOM uint32_t CMP_LO3_STS

[3..3] Compare 3 low Status

◆ CMP_LO3_STSCLR

__OM uint32_t CMP_LO3_STSCLR

[3..3] Compare 3 low Status clear

◆ CMP_LO3_STSSET

__OM uint32_t CMP_LO3_STSSET

[3..3] Compare 3 low Status set

◆ CMP_UP

__IM uint32_t CMP_UP

[27..24] Compare up Status

◆ CMP_UP0_IS

__IOM uint32_t CMP_UP0_IS

[20..20] Compare 0 up Interrupt Status

◆ CMP_UP0_ISCLR

__OM uint32_t CMP_UP0_ISCLR

[20..20] Compare 0 up Interrupt clear

◆ CMP_UP0_ISSET

__OM uint32_t CMP_UP0_ISSET

[20..20] Compare 0 up Interrupt set

◆ CMP_UP0_STS

__IOM uint32_t CMP_UP0_STS

[16..16] Compare 0 up Status

◆ CMP_UP0_STSCLR

__OM uint32_t CMP_UP0_STSCLR

[16..16] Compare 0 up Status clear

◆ CMP_UP0_STSSET

__OM uint32_t CMP_UP0_STSSET

[16..16] Compare 0 up Status set

◆ CMP_UP1_IS

__IOM uint32_t CMP_UP1_IS

[21..21] Compare 1 up Interrupt Status

◆ CMP_UP1_ISCLR

__OM uint32_t CMP_UP1_ISCLR

[21..21] Compare 1 up Interrupt clear

◆ CMP_UP1_ISSET

__OM uint32_t CMP_UP1_ISSET

[21..21] Compare 1 up Interrupt set

◆ CMP_UP1_STS

__IOM uint32_t CMP_UP1_STS

[17..17] Compare 1 up Status

◆ CMP_UP1_STSCLR

__OM uint32_t CMP_UP1_STSCLR

[17..17] Compare 1 up Status clear

◆ CMP_UP1_STSSET

__OM uint32_t CMP_UP1_STSSET

[17..17] Compare 1 up Status set

◆ CMP_UP2_IS

__IOM uint32_t CMP_UP2_IS

[22..22] Compare 2 up Interrupt Status

◆ CMP_UP2_ISCLR

__OM uint32_t CMP_UP2_ISCLR

[22..22] Compare 2 up Interrupt clear

◆ CMP_UP2_ISSET

__OM uint32_t CMP_UP2_ISSET

[22..22] Compare 2 up Interrupt set

◆ CMP_UP2_STS

__IOM uint32_t CMP_UP2_STS

[18..18] Compare 2 up Status

◆ CMP_UP2_STSCLR

__OM uint32_t CMP_UP2_STSCLR

[18..18] Compare 2 up Status clear

◆ CMP_UP2_STSSET

__OM uint32_t CMP_UP2_STSSET

[18..18] Compare 2 up Status set

◆ CMP_UP3_IS

__IOM uint32_t CMP_UP3_IS

[23..23] Compare 3 up Interrupt Status

◆ CMP_UP3_ISCLR

__OM uint32_t CMP_UP3_ISCLR

[23..23] Compare 3 up Interrupt clear

◆ CMP_UP3_ISSET

__OM uint32_t CMP_UP3_ISSET

[23..23] Compare 3 up Interrupt set

◆ CMP_UP3_STS

__IOM uint32_t CMP_UP3_STS

[19..19] Compare 3 up Status

◆ CMP_UP3_STSCLR

__OM uint32_t CMP_UP3_STSCLR

[19..19] Compare 3 up Status clear

◆ CMP_UP3_STSSET

__OM uint32_t CMP_UP3_STSSET

[19..19] Compare 3 up Status set

◆ 

union { ... } CMPCFG0

◆ 

union { ... } CMPCFG1

◆ 

union { ... } CMPCFG2

◆ 

union { ... } CMPCFG3

◆ CMPSEL

__IOM uint32_t CMPSEL

[21..19] Compare Selection

◆ 

union { ... } CMPSTAT

◆ 

union { ... } CMPSTATCLR

◆ 

union { ... } CMPSTATSET

◆ COEF_A0

__IOM uint32_t COEF_A0

[1..0] Filter Coefficient

◆ COEF_A1

__IOM uint32_t COEF_A1

[5..4] Filter Coefficient

◆ COEF_A2

__IOM uint32_t COEF_A2

[9..8] Filter Coefficient

◆ COEF_A3

__IOM uint32_t COEF_A3

[13..12] Filter Coefficient

◆ COLL0

__IOM uint32_t COLL0

[8..8] Collision 0 Status

◆ COLL0CLR

__IOM uint32_t COLL0CLR

[8..8] Collision 0 Status Clear

◆ COLL0SET

__IOM uint32_t COLL0SET

[8..8] Collision 0 Status Set

◆ COLL1

__IOM uint32_t COLL1

[9..9] Collision 1 Status

◆ COLL1CLR

__IOM uint32_t COLL1CLR

[9..9] Collision 1 Status Clear

◆ COLL1SET

__IOM uint32_t COLL1SET

[9..9] Collision 1 Status Set

◆ COLL2

__IOM uint32_t COLL2

[10..10] Collision 2 Status

◆ COLL2CLR

__IOM uint32_t COLL2CLR

[10..10] Collision 2 Status Clear

◆ COLL2SET

__IOM uint32_t COLL2SET

[10..10] Collision 2 Status Set

◆ COLL3

__IOM uint32_t COLL3

[11..11] Collision 3 Status

◆ COLL3CLR

__IOM uint32_t COLL3CLR

[11..11] Collision 3 Status Clear

◆ COLL3SET

__IOM uint32_t COLL3SET

[11..11] Collision 3 Status Set

◆ COLLCFG

__IOM uint32_t COLLCFG

[6..6] Collision Config

◆ 

union { ... } CONVCFG0

◆ 

union { ... } CONVCFG1

◆ 

union { ... } CONVCFG2

◆ 

union { ... } CONVCFG3

◆ EN

__IOM uint32_t EN

[0..0] Module Enable

◆  [1/2]

union { ... } FIL0

◆ FIL0 [2/2]

__IOM uint32_t FIL0

[0..0] Filter 0 Event flag

◆ FIL0CLR

__OM uint32_t FIL0CLR

[0..0] Filter 0 Event flag clear

◆ FIL0SET

__OM uint32_t FIL0SET

[0..0] Filter 0 Event flag set

◆  [1/2]

union { ... } FIL1

◆ FIL1 [2/2]

__IOM uint32_t FIL1

[1..1] Filter 1 Event flag

◆ FIL1CLR

__OM uint32_t FIL1CLR

[1..1] Filter 1 Event flag clear

◆ FIL1SET

__OM uint32_t FIL1SET

[1..1] Filter 1 Event flag set

◆  [1/2]

union { ... } FIL2

◆ FIL2 [2/2]

__IOM uint32_t FIL2

[2..2] Filter 2 Event flag

◆ FIL2CLR

__OM uint32_t FIL2CLR

[2..2] Filter 2 Event flag clear

◆ FIL2SET

__OM uint32_t FIL2SET

[2..2] Filter 2 Event flag set

◆  [1/2]

union { ... } FIL3

◆ FIL3 [2/2]

__IOM uint32_t FIL3

[3..3] Filter 3 Event flag

◆ FIL3CLR

__OM uint32_t FIL3CLR

[3..3] Filter 3 Event flag clear

◆ FIL3SET

__OM uint32_t FIL3SET

[3..3] Filter 3 Event flag set

◆ FILRESULT

__IM uint32_t FILRESULT

[15..0] Filter Result Value

◆ FILSEL

__IOM uint32_t FILSEL

[18..16] Filter Selection

◆ 

union { ... } FILSTAT

◆ 

union { ... } FILSTATCLR

◆ 

union { ... } FILSTATSET

◆ 

union { ... } FILTCFG

◆ 

union { ... } GLOBCONF

◆ GTSEL

__IOM uint32_t GTSEL

[13..12] Gating Select

◆ GTSW

__IOM uint32_t GTSW

[15..15] Trigger Software Gating

◆ HYST_LO

__IOM uint32_t HYST_LO

[13..12] Hysteresis set for lower compare threshold

◆ HYST_UP

__IOM uint32_t HYST_UP

[29..28] Hysteresis setting for upper compare threshold

◆ 

union { ... } IEN0

◆ 

union { ... } IEN1

◆ IEN_CH0

__IOM uint32_t IEN_CH0

[0..0] Channel 0 Interrupt Enable

◆ IEN_CH1

__IOM uint32_t IEN_CH1

[1..1] Channel 1 Interrupt Enable

◆ IEN_CH10

__IOM uint32_t IEN_CH10

[10..10] Channel 10 Interrupt Enable

◆ IEN_CH11

__IOM uint32_t IEN_CH11

[11..11] Channel 11 Interrupt Enable

◆ IEN_CH12

__IOM uint32_t IEN_CH12

[12..12] Channel 12 Interrupt Enable

◆ IEN_CH13

__IOM uint32_t IEN_CH13

[13..13] Channel 13 Interrupt Enable

◆ IEN_CH14

__IOM uint32_t IEN_CH14

[14..14] Channel 14 Interrupt Enable

◆ IEN_CH15

__IOM uint32_t IEN_CH15

[15..15] Channel 15 Interrupt Enable

◆ IEN_CH16

__IOM uint32_t IEN_CH16

[16..16] Channel 16 Interrupt Enable

◆ IEN_CH17

__IOM uint32_t IEN_CH17

[17..17] Channel 17 Interrupt Enable

◆ IEN_CH18

__IOM uint32_t IEN_CH18

[18..18] Channel 18 Interrupt Enable

◆ IEN_CH19

__IOM uint32_t IEN_CH19

[19..19] Channel 19 Interrupt Enable

◆ IEN_CH2

__IOM uint32_t IEN_CH2

[2..2] Channel 2 Interrupt Enable

◆ IEN_CH3

__IOM uint32_t IEN_CH3

[3..3] Channel 3 Interrupt Enable

◆ IEN_CH4

__IOM uint32_t IEN_CH4

[4..4] Channel 4 Interrupt Enable

◆ IEN_CH5

__IOM uint32_t IEN_CH5

[5..5] Channel 5 Interrupt Enable

◆ IEN_CH6

__IOM uint32_t IEN_CH6

[6..6] Channel 6 Interrupt Enable

◆ IEN_CH7

__IOM uint32_t IEN_CH7

[7..7] Channel 7 Interrupt Enable

◆ IEN_CH8

__IOM uint32_t IEN_CH8

[8..8] Channel 8 Interrupt Enable

◆ IEN_CH9

__IOM uint32_t IEN_CH9

[9..9] Channel 9 Interrupt Enable

◆ IEN_COLL0

__IOM uint32_t IEN_COLL0

[0..0] Collision 0 Interrupt Enable

◆ IEN_COLL1

__IOM uint32_t IEN_COLL1

[1..1] Collision 1 Interrupt Enable

◆ IEN_COLL2

__IOM uint32_t IEN_COLL2

[2..2] Collision 2 Interrupt Enable

◆ IEN_COLL3

__IOM uint32_t IEN_COLL3

[3..3] Collision 3 Interrupt Enable

◆ IEN_LO0

__IOM uint32_t IEN_LO0

[24..24] Compare 0 LO Interrupt Enable

◆ IEN_LO1

__IOM uint32_t IEN_LO1

[25..25] Compare 1 LO Interrupt Enable

◆ IEN_LO2

__IOM uint32_t IEN_LO2

[26..26] Compare 2 LO Interrupt Enable

◆ IEN_LO3

__IOM uint32_t IEN_LO3

[27..27] Compare 3 LO Interrupt Enable

◆ IEN_SQ0

__IOM uint32_t IEN_SQ0

[20..20] Sequence 0 Interrupt Enable

◆ IEN_SQ1

__IOM uint32_t IEN_SQ1

[21..21] Sequence 1 Interrupt Enable

◆ IEN_SQ2

__IOM uint32_t IEN_SQ2

[22..22] Sequence 2 Interrupt Enable

◆ IEN_SQ3

__IOM uint32_t IEN_SQ3

[23..23] Sequence 3 Interrupt Enable

◆ IEN_UP0

__IOM uint32_t IEN_UP0

[28..28] Compare 0 UP Interrupt Enable

◆ IEN_UP1

__IOM uint32_t IEN_UP1

[29..29] Compare 1 UP Interrupt Enable

◆ IEN_UP2

__IOM uint32_t IEN_UP2

[30..30] Compare 2 UP Interrupt Enable

◆ IEN_UP3

__IOM uint32_t IEN_UP3

[31..31] Compare 3 UP Interrupt Enable

◆ IEN_WFR0

__IOM uint32_t IEN_WFR0

[4..4] WFR 0 Interrupt Enable

◆ IEN_WFR1

__IOM uint32_t IEN_WFR1

[5..5] WFR 1 Interrupt Enable

◆ IEN_WFR2

__IOM uint32_t IEN_WFR2

[6..6] WFR 2 Interrupt Enable

◆ IEN_WFR3

__IOM uint32_t IEN_WFR3

[7..7] WFR 3 Interrupt Enable

◆ 

union { ... } INP0

◆ 

union { ... } INP1

◆ 

union { ... } INP2

◆ 

union { ... } INP3

◆ INP_CH0

__IOM uint32_t INP_CH0

[1..0] Channel Interrupt Node Pointer

◆ INP_CH1

__IOM uint32_t INP_CH1

[3..2] Channel Interrupt Node Pointer

◆ INP_CH10

__IOM uint32_t INP_CH10

[21..20] Channel Interrupt Node Pointer

◆ INP_CH11

__IOM uint32_t INP_CH11

[23..22] Channel Interrupt Node Pointer

◆ INP_CH12

__IOM uint32_t INP_CH12

[25..24] Channel Interrupt Node Pointer

◆ INP_CH13

__IOM uint32_t INP_CH13

[27..26] Channel Interrupt Node Pointer

◆ INP_CH14

__IOM uint32_t INP_CH14

[29..28] Channel Interrupt Node Pointer

◆ INP_CH15

__IOM uint32_t INP_CH15

[31..30] Channel Interrupt Node Pointer

◆ INP_CH16

__IOM uint32_t INP_CH16

[1..0] Channel Interrupt Node Pointer

◆ INP_CH17

__IOM uint32_t INP_CH17

[3..2] Channel Interrupt Node Pointer

◆ INP_CH18

__IOM uint32_t INP_CH18

[5..4] Channel Interrupt Node Pointer

◆ INP_CH19

__IOM uint32_t INP_CH19

[7..6] Channel Interrupt Node Pointer

◆ INP_CH2

__IOM uint32_t INP_CH2

[5..4] Channel Interrupt Node Pointer

◆ INP_CH3

__IOM uint32_t INP_CH3

[7..6] Channel Interrupt Node Pointer

◆ INP_CH4

__IOM uint32_t INP_CH4

[9..8] Channel Interrupt Node Pointer

◆ INP_CH5

__IOM uint32_t INP_CH5

[11..10] Channel Interrupt Node Pointer

◆ INP_CH6

__IOM uint32_t INP_CH6

[13..12] Channel Interrupt Node Pointer

◆ INP_CH7

__IOM uint32_t INP_CH7

[15..14] Channel Interrupt Node Pointer

◆ INP_CH8

__IOM uint32_t INP_CH8

[17..16] Channel Interrupt Node Pointer

◆ INP_CH9

__IOM uint32_t INP_CH9

[19..18] Channel Interrupt Node Pointer

◆ INP_CMP_LO0

__IOM uint32_t INP_CMP_LO0

[1..0] Compare Lo Interrupt Node Pointer

◆ INP_CMP_LO1

__IOM uint32_t INP_CMP_LO1

[3..2] Compare Lo Interrupt Node Pointer

◆ INP_CMP_LO2

__IOM uint32_t INP_CMP_LO2

[5..4] Compare Lo Interrupt Node Pointer

◆ INP_CMP_LO3

__IOM uint32_t INP_CMP_LO3

[7..6] Compare Lo Interrupt Node Pointer

◆ INP_CMP_UP0

__IOM uint32_t INP_CMP_UP0

[9..8] Compare Up Interrupt Node Pointer

◆ INP_CMP_UP1

__IOM uint32_t INP_CMP_UP1

[11..10] Compare Up Interrupt Node Pointer

◆ INP_CMP_UP2

__IOM uint32_t INP_CMP_UP2

[13..12] Compare Up Interrupt Node Pointer

◆ INP_CMP_UP3

__IOM uint32_t INP_CMP_UP3

[15..14] Compare Up Interrupt Node Pointer

◆ INP_COLL0

__IOM uint32_t INP_COLL0

[9..8] Collision Interrupt Node Pointer

◆ INP_COLL1

__IOM uint32_t INP_COLL1

[11..10] Collision Interrupt Node Pointer

◆ INP_COLL2

__IOM uint32_t INP_COLL2

[13..12] Collision Interrupt Node Pointer

◆ INP_COLL3

__IOM uint32_t INP_COLL3

[15..14] Collision Interrupt Node Pointer

◆ INP_SEL

__IOM uint32_t INP_SEL

[8..8] Input selection for the comparator unit

◆ INP_SQ0

__IOM uint32_t INP_SQ0

[1..0] Sequence Interrupt Node Pointer

◆ INP_SQ1

__IOM uint32_t INP_SQ1

[3..2] Sequence Interrupt Node Pointer

◆ INP_SQ2

__IOM uint32_t INP_SQ2

[5..4] Sequence Interrupt Node Pointer

◆ INP_SQ3

__IOM uint32_t INP_SQ3

[7..6] Sequence Interrupt Node Pointer

◆ INP_WFR0

__IOM uint32_t INP_WFR0

[17..16] Wait for read Interrupt Node Pointer

◆ INP_WFR1

__IOM uint32_t INP_WFR1

[19..18] Wait for read Interrupt Node Pointer

◆ INP_WFR2

__IOM uint32_t INP_WFR2

[21..20] Wait for read Interrupt Node Pointer

◆ INP_WFR3

__IOM uint32_t INP_WFR3

[23..22] Wait for read Interrupt Node Pointer

◆ INSEL

__IOM uint32_t INSEL

[4..0] ADC Input Selection

◆ ISTE

__IOM uint32_t ISTE

[5..5] Idle shadow transfer enable

◆ LOWER

__IOM uint32_t LOWER

[7..0] Lower Compare Value

◆ MODE

__IOM uint32_t MODE

[31..30] Compare Mode

◆ MSBD

__IOM uint32_t MSBD

[10..10] MSB doubling enable

◆ OVERS

__IOM uint32_t OVERS

[3..2] Oversampling config

◆ PCAL

__IOM uint32_t PCAL

[11..11] Post Calibration enable

◆ READY

__IM uint32_t READY

[1..1] Module Ready

◆ reg [1/2]

__IOM uint32_t reg

(@ 0x00000000) Global Configuration Register

(@ 0x00000004) Clock Control Register

(@ 0x00000008) Suspend Control Register

(@ 0x00000010) Sequence Configuration Register

(@ 0x00000014) SQ Channel Slot Register

(@ 0x00000018) Sequence Configuration Register

(@ 0x0000001C) SQ Channel Slot Register

(@ 0x00000020) Sequence Configuration Register

(@ 0x00000024) SQ Channel Slot Register

(@ 0x00000028) Sequence Configuration Register

(@ 0x0000002C) SQ Channel Slot Register

(@ 0x00000030) Sequence Status Register

(@ 0x00000034) Sequence Status Clear Register

(@ 0x00000038) Sequence Status Clear Register

(@ 0x0000003C) Channel Configuration Register

(@ 0x00000040) Channel Configuration Register

(@ 0x00000044) Channel Configuration Register

(@ 0x00000048) Channel Configuration Register

(@ 0x0000004C) Channel Configuration Register

(@ 0x00000050) Channel Configuration Register

(@ 0x00000054) Channel Configuration Register

(@ 0x00000058) Channel Configuration Register

(@ 0x0000005C) Channel Configuration Register

(@ 0x00000060) Channel Configuration Register

(@ 0x00000064) Channel Configuration Register

(@ 0x00000068) Channel Configuration Register

(@ 0x0000006C) Channel Configuration Register

(@ 0x00000070) Channel Configuration Register

(@ 0x00000074) Channel Configuration Register

(@ 0x00000078) Channel Configuration Register

(@ 0x0000007C) Channel Configuration Register

(@ 0x00000080) Channel Configuration Register

(@ 0x00000084) Channel Configuration Register

(@ 0x00000088) Channel Configuration Register

(@ 0x0000008C) Channel Status Register

(@ 0x00000090) Channel Status Register

(@ 0x00000094) Channel Status Set Register

(@ 0x00000098) Conversion Configuration Register

(@ 0x0000009C) Conversion Configuration Register

(@ 0x000000A0) Conversion Configuration Register

(@ 0x000000A4) Conversion Configuration Register

(@ 0x000000A8) Calibration Enable

(@ 0x000000AC) Calibration Protection Enable

(@ 0x000000B0) Filter Configuration

(@ 0x000000C4) Filter Status Register

(@ 0x000000C8) Filter Status Clear Register

(@ 0x000000CC) Filter Status Set Register

(@ 0x00000120) Compare Channel 0 Control Register

(@ 0x00000124) Compare Channel 1 Control Register

(@ 0x00000128) Compare Channel 2 Control Register

(@ 0x0000012C) Compare Channel 3 Control Register

(@ 0x00000130) Compare Status Register

(@ 0x00000134) Compare Status Clear Register

(@ 0x00000138) Compare Status Set Register

(@ 0x0000013C) Interrupt Enable Register 0

(@ 0x00000140) Interrupt Enable Register 1

(@ 0x00000144) Interrupt Node Pointer Register 0

(@ 0x00000148) Interrupt Node Pointer Register 1

(@ 0x0000014C) Interrupt Node Pointer Register 2

(@ 0x00000150) Interrupt Node Pointer Register 3

(@ 0x00000164) Shadow Transfer Control Register

(@ 0x00000178) Calibration Setting for Analog Input 1

(@ 0x0000017C) Calibration Setting for Analog Input 3

(@ 0x00000180) Calibration Setting for Analog Input 5

(@ 0x00000184) Calibration Setting for Analog Input 7

(@ 0x00000188) Calibration Setting for Analog Input 9

(@ 0x0000018C) Calibration Setting for Analog Input 11

(@ 0x00000190) Calibration Setting for Analog Input 13

(@ 0x00000194) Calibration Setting for Analog Input 15

(@ 0x00000198) Calibration Setting for Analog Input 16

(@ 0x0000019C) Calibration Setting for Analog Input 17

(@ 0x000001A0) Calibration Setting for Analog Input 18

(@ 0x000001A4) Calibration Setting for Analog Input 19

(@ 0x000001A8) Calibration Setting for Analog Input 20

(@ 0x000001AC) Calibration Setting for Analog Input 21

(@ 0x000001B0) Calibration Setting for Analog Input 22

(@ 0x000001B4) Calibration Setting for Analog Input 23

(@ 0x000001B8) Calibration Setting for Analog Input 24

(@ 0x000001BC) Calibration Setting for Analog Input 25

(@ 0x000001C0) Calibration Setting for Analog Input 26

◆ reg [2/2]

__IM uint32_t reg

(@ 0x0000000C) Suspend Status Register

(@ 0x000000B4) Filter Result Register

(@ 0x000000B8) Filter Result Register

(@ 0x000000BC) Filter Result Register

(@ 0x000000C0) Filter Result Register

(@ 0x000000D0) Result Register

(@ 0x000000D4) Result Register

(@ 0x000000D8) Result Register

(@ 0x000000DC) Result Register

(@ 0x000000E0) Result Register

(@ 0x000000E4) Result Register

(@ 0x000000E8) Result Register

(@ 0x000000EC) Result Register

(@ 0x000000F0) Result Register

(@ 0x000000F4) Result Register

(@ 0x000000F8) Result Register

(@ 0x000000FC) Result Register

(@ 0x00000100) Result Register

(@ 0x00000104) Result Register

(@ 0x00000108) Result Register

(@ 0x0000010C) Result Register

(@ 0x00000110) Result Register

(@ 0x00000114) Result Register

(@ 0x00000118) Result Register

(@ 0x0000011C) Result Register

◆ 

union { ... } RES0

◆ 

union { ... } RES1

◆ 

union { ... } RES10

◆ 

union { ... } RES11

◆ 

union { ... } RES12

◆ 

union { ... } RES13

◆ 

union { ... } RES14

◆ 

union { ... } RES15

◆ 

union { ... } RES16

◆ 

union { ... } RES17

◆ 

union { ... } RES18

◆ 

union { ... } RES19

◆ 

union { ... } RES2

◆ 

union { ... } RES3

◆ 

union { ... } RES4

◆ 

union { ... } RES5

◆ 

union { ... } RES6

◆ 

union { ... } RES7

◆ 

union { ... } RES8

◆ 

union { ... } RES9

◆ RESERVED

__IM uint32_t RESERVED[4]

◆ RESERVED1

__IM uint32_t RESERVED1[4]

◆ RESULT

__IM uint32_t RESULT

[13..0] Result Value

◆ RST_BLANK_TIME

__IOM uint32_t RST_BLANK_TIME

[27..27] Restart Blank time

◆ SESP

__IOM uint32_t SESP

[8..8] Spread early sample point config

◆ 

union { ... } SHDCTR

◆ SLOTS

__IOM uint32_t SLOTS

[2..0] Number of used Slots in Sequence

◆ SQ0

__IOM uint32_t SQ0

[0..0] SQ 0 Interrupt Status

◆ SQ0CLR

__IOM uint32_t SQ0CLR

[0..0] SQ 0 Interrupt Status Clear

◆ SQ0SET

__IOM uint32_t SQ0SET

[0..0] SQ 0 Interrupt Status Set

◆ SQ1

__IOM uint32_t SQ1

[1..1] SQ 1 Interrupt Status

◆ SQ1CLR

__IOM uint32_t SQ1CLR

[1..1] SQ 1 Interrupt Status Clear

◆ SQ1SET

__IOM uint32_t SQ1SET

[1..1] SQ 1 Interrupt Status Set

◆ SQ2

__IOM uint32_t SQ2

[2..2] SQ 2 Interrupt Status

◆ SQ2CLR

__IOM uint32_t SQ2CLR

[2..2] SQ 2 Interrupt Status Clear

◆ SQ2SET

__IOM uint32_t SQ2SET

[2..2] SQ 2 Interrupt Status Set

◆ SQ3

__IOM uint32_t SQ3

[3..3] SQ 3 Interrupt Status

◆ SQ3CLR

__IOM uint32_t SQ3CLR

[3..3] SQ 3 Interrupt Status Clear

◆ SQ3SET

__IOM uint32_t SQ3SET

[3..3] SQ 3 Interrupt Status Set

◆ 

union { ... } SQCFG0

◆ 

union { ... } SQCFG1

◆ 

union { ... } SQCFG2

◆ 

union { ... } SQCFG3

◆ SQNUM

__IOM uint32_t SQNUM

[18..16] Actual Sequence processed

◆ SQREP

__IOM uint32_t SQREP

[5..4] Sequence repetition

◆ 

union { ... } SQSLOT0

◆ 

union { ... } SQSLOT1

◆ 

union { ... } SQSLOT2

◆ 

union { ... } SQSLOT3

◆ 

union { ... } SQSTAT

◆ 

union { ... } SQSTATCLR

◆ 

union { ... } SQSTATSET

◆ ST_GTGSEL

__IOM uint32_t ST_GTGSEL

[10..8] Gating Shadow Transfer Selection

◆ ST_GTGSW

__OM uint32_t ST_GTGSW

[18..18] Gating Software Shadow Transfer

◆ ST_SQSEL

__IOM uint32_t ST_SQSEL

[2..0] Sequence Shadow Transfer Selection

◆ ST_SQSW

__OM uint32_t ST_SQSW

[16..16] Sequence Software Shadow Transfer

◆ ST_TRGSEL

__IOM uint32_t ST_TRGSEL

[6..4] Trigger Shadow Transfer Selection

◆ ST_TRGSW

__OM uint32_t ST_TRGSW

[17..17] Trigger Software Shadow Transfer

◆ STAT

__IM uint32_t STAT

[0..0] Suspend Mode Status

◆ STC

__IOM uint32_t STC

[7..4] Sample Time config

◆ STE_GTG

__IOM uint32_t STE_GTG

[22..22] Gating Shadow Transfer Enable

◆ STE_GTGSEL

__IOM uint32_t STE_GTGSEL

[14..14] Gating Shadow Transfer Enable Selection

◆ STE_SQ

__IOM uint32_t STE_SQ

[20..20] Sequence Shadow Transfer Enable

◆ STE_SQSEL

__IOM uint32_t STE_SQSEL

[12..12] Sequence Shadow Transfer Enable Selection

◆ STE_TRG

__IOM uint32_t STE_TRG

[21..21] Trigger Shadow Transfer Enable

◆ STE_TRGSEL

__IOM uint32_t STE_TRGSEL

[13..13] Trigger Shadow Transfer Enable Selection

◆ 

union { ... } SUSCTR

◆ SUSEN

__IOM uint32_t SUSEN

[0..0] ADC1 Suspend Enable

◆ SUSMOD

__IOM uint32_t SUSMOD

[1..1] Suspend Mode

◆ 

union { ... } SUSSTAT

◆ TCONF

__IOM uint32_t TCONF

[1..0] Tracking Conversion config

◆ TRGSEL

__IOM uint32_t TRGSEL

[11..8] Trigger Select

◆ TRGSW

__OM uint32_t TRGSW

[14..14] Software Trigger Bit

◆ UPPER

__IOM uint32_t UPPER

[23..16] Upper Compare Value

◆ VALID

__IM uint32_t VALID

[15..15] Valid flag

◆ WFR0

__IOM uint32_t WFR0

[4..4] Wait for Read 0 Status

◆ WFR0CLR

__IOM uint32_t WFR0CLR

[4..4] Wait for Read 0 Status Clear

◆ WFR0SET

__IOM uint32_t WFR0SET

[4..4] Wait for Read 0 Status Set

◆ WFR1

__IOM uint32_t WFR1

[5..5] Wait for Read 1 Status

◆ WFR1CLR

__IOM uint32_t WFR1CLR

[5..5] Wait for Read 1 Status Clear

◆ WFR1SET

__IOM uint32_t WFR1SET

[5..5] Wait for Read 1 Status Set

◆ WFR2

__IOM uint32_t WFR2

[6..6] Wait for Read 2 Status

◆ WFR2CLR

__IOM uint32_t WFR2CLR

[6..6] Wait for Read 2 Status Clear

◆ WFR2SET

__IOM uint32_t WFR2SET

[6..6] Wait for Read 2 Status Set

◆ WFR3

__IOM uint32_t WFR3

[7..7] Wait for Read 3 Status

◆ WFR3CLR

__IOM uint32_t WFR3CLR

[7..7] Wait for Read 3 Status Clear

◆ WFR3SET

__IOM uint32_t WFR3SET

[7..7] Wait for Read 3 Status Set

◆ WFRCFG

__IOM uint32_t WFRCFG

[7..7] Wait for Read Enable


The documentation for this struct was generated from the following file: