Infineon MOTIX™ MCU TLE988x/9x Device Family SDK
Data Structures | Macros | Enumerations
tle989x.h File Reference

Go to the source code of this file.

Include Graph

Include dependency graph for tle989x.h:

Include Graph

This graph shows which files directly or indirectly include this file:

Data Structures

struct  ADC1_Type
 ADC1 (ADC1) More...
 
struct  ADC2_Type
 ADC2 (ADC2) More...
 
struct  ARVG_Type
 ARVG (ARVG) More...
 
struct  BDRV_Type
 BDRV (BDRV) More...
 
struct  CACHE_Type
 CACHE (CACHE) More...
 
struct  CANNODE_Type
 CAN Node (CANNODE) More...
 
struct  CANNODEFD_Type
 CAN Node FD (CANNODEFD) More...
 
struct  CANMSGOBJ0_Type
 CAN Message Object 0 (CANMSGOBJ0) More...
 
struct  CANMSGOBJ1_Type
 CAN Message Object 1 (CANMSGOBJ1) More...
 
struct  CANMSGOBJ2_Type
 CAN Message Object 2 (CANMSGOBJ2) More...
 
struct  CANTRX_Type
 CANTRX (CANTRX) More...
 
struct  CCU7_Type
 CCU7 (CCU7) More...
 
struct  CPU_Type
 CPU (CPU) More...
 
struct  CSACSC_Type
 CSA and CSC (CSACSC) More...
 
struct  DMA_Type
 DMA (DMA) More...
 
struct  GPIO_Type
 GPIO (GPIO) More...
 
struct  GPT12_Type
 GPT12 (GPT12) More...
 
struct  MEMCTRL_Type
 MEMCTRL (MEMCTRL) More...
 
struct  PLL_Type
 PLL (PLL) More...
 
struct  PMU_Type
 Power Management Unit (PMU) More...
 
struct  SCU_Type
 SCU (SCU) More...
 
struct  SDADC_Type
 Sigma Delta Analog/Digital Converter (SDADC) More...
 
struct  SSC0_Type
 SSC0 (SSC0) More...
 
struct  SSC1_Type
 SSC1 (SSC1) More...
 
struct  T20_Type
 T20 (T20) More...
 
struct  T21_Type
 T21 (T21) More...
 
struct  UART0_Type
 UART0 (UART0) More...
 
struct  UART1_Type
 UART1 (UART1) More...
 

Macros

#define __CM3_REV   0x0201U
 
#define __NVIC_PRIO_BITS   5
 
#define __Vendor_SysTickConfig   0
 
#define __MPU_PRESENT   0
 
#define __FPU_PRESENT   0
 
#define __IM   __I
 
#define __OM   __O
 
#define __IOM   __IO
 
#define ADC1_BASE   0x40000000UL
 
#define ADC2_BASE   0x4804C000UL
 
#define ARVG_BASE   0x48038000UL
 
#define BDRV_BASE   0x4000C000UL
 
#define CACHE_BASE   0x48048000UL
 
#define CANNODE_BASE   0x48010000UL
 
#define CANNODEFD_BASE   0x48010010UL
 
#define CANMSGOBJ0_BASE   0x48010100UL
 
#define CANMSGOBJ1_BASE   0x48010400UL
 
#define CANMSGOBJ2_BASE   0x48010800UL
 
#define CANTRX_BASE   0x4800C000UL
 
#define CCU7_BASE   0x40008000UL
 
#define CPU_BASE   0xE000E000UL
 
#define CSACSC_BASE   0x40010000UL
 
#define DMA_BASE   0x48034000UL
 
#define GPIO_BASE   0x48030000UL
 
#define GPT12_BASE   0x40014000UL
 
#define MEMCTRL_BASE   0x48044000UL
 
#define PLL_BASE   0x48008000UL
 
#define PMU_BASE   0x48000000UL
 
#define SCU_BASE   0x48004000UL
 
#define SDADC_BASE   0x40004000UL
 
#define SSC0_BASE   0x48020000UL
 
#define SSC1_BASE   0x48024000UL
 
#define T20_BASE   0x48028000UL
 
#define T21_BASE   0x4802C000UL
 
#define UART0_BASE   0x48018000UL
 
#define UART1_BASE   0x4801C000UL
 
#define ADC1   ((ADC1_Type*) ADC1_BASE)
 
#define ADC2   ((ADC2_Type*) ADC2_BASE)
 
#define ARVG   ((ARVG_Type*) ARVG_BASE)
 
#define BDRV   ((BDRV_Type*) BDRV_BASE)
 
#define CACHE   ((CACHE_Type*) CACHE_BASE)
 
#define CANNODE   ((CANNODE_Type*) CANNODE_BASE)
 
#define CANNODEFD   ((CANNODEFD_Type*) CANNODEFD_BASE)
 
#define CANMSGOBJ0   ((CANMSGOBJ0_Type*) CANMSGOBJ0_BASE)
 
#define CANMSGOBJ1   ((CANMSGOBJ1_Type*) CANMSGOBJ1_BASE)
 
#define CANMSGOBJ2   ((CANMSGOBJ2_Type*) CANMSGOBJ2_BASE)
 
#define CANTRX   ((CANTRX_Type*) CANTRX_BASE)
 
#define CCU7   ((CCU7_Type*) CCU7_BASE)
 
#define CPU   ((CPU_Type*) CPU_BASE)
 
#define CSACSC   ((CSACSC_Type*) CSACSC_BASE)
 
#define DMA   ((DMA_Type*) DMA_BASE)
 
#define GPIO   ((GPIO_Type*) GPIO_BASE)
 
#define GPT12   ((GPT12_Type*) GPT12_BASE)
 
#define MEMCTRL   ((MEMCTRL_Type*) MEMCTRL_BASE)
 
#define PLL   ((PLL_Type*) PLL_BASE)
 
#define PMU   ((PMU_Type*) PMU_BASE)
 
#define SCU   ((SCU_Type*) SCU_BASE)
 
#define SDADC   ((SDADC_Type*) SDADC_BASE)
 
#define SSC0   ((SSC0_Type*) SSC0_BASE)
 
#define SSC1   ((SSC1_Type*) SSC1_BASE)
 
#define T20   ((T20_Type*) T20_BASE)
 
#define T21   ((T21_Type*) T21_BASE)
 
#define UART0   ((UART0_Type*) UART0_BASE)
 
#define UART1   ((UART1_Type*) UART1_BASE)
 
#define ADC1_GLOBCONF_EN_Pos   (0UL)
 
#define ADC1_GLOBCONF_EN_Msk   (0x1UL)
 
#define ADC1_INP0_INP_CH0_Pos   (0UL)
 
#define ADC1_INP0_INP_CH0_Msk   (0x3UL)
 
#define ADC1_INP0_INP_CH1_Pos   (2UL)
 
#define ADC1_INP0_INP_CH1_Msk   (0xcUL)
 
#define ADC1_INP0_INP_CH2_Pos   (4UL)
 
#define ADC1_INP0_INP_CH2_Msk   (0x30UL)
 
#define ADC1_INP0_INP_CH3_Pos   (6UL)
 
#define ADC1_INP0_INP_CH3_Msk   (0xc0UL)
 
#define ADC1_INP0_INP_CH4_Pos   (8UL)
 
#define ADC1_INP0_INP_CH4_Msk   (0x300UL)
 
#define ADC1_INP0_INP_CH5_Pos   (10UL)
 
#define ADC1_INP0_INP_CH5_Msk   (0xc00UL)
 
#define ADC1_INP0_INP_CH6_Pos   (12UL)
 
#define ADC1_INP0_INP_CH6_Msk   (0x3000UL)
 
#define ADC1_INP0_INP_CH7_Pos   (14UL)
 
#define ADC1_INP0_INP_CH7_Msk   (0xc000UL)
 
#define ADC1_INP0_INP_CH8_Pos   (16UL)
 
#define ADC1_INP0_INP_CH8_Msk   (0x30000UL)
 
#define ADC1_INP0_INP_CH9_Pos   (18UL)
 
#define ADC1_INP0_INP_CH9_Msk   (0xc0000UL)
 
#define ADC1_INP0_INP_CH10_Pos   (20UL)
 
#define ADC1_INP0_INP_CH10_Msk   (0x300000UL)
 
#define ADC1_INP0_INP_CH11_Pos   (22UL)
 
#define ADC1_INP0_INP_CH11_Msk   (0xc00000UL)
 
#define ADC1_INP0_INP_CH12_Pos   (24UL)
 
#define ADC1_INP0_INP_CH12_Msk   (0x3000000UL)
 
#define ADC1_INP0_INP_CH13_Pos   (26UL)
 
#define ADC1_INP0_INP_CH13_Msk   (0xc000000UL)
 
#define ADC1_INP0_INP_CH14_Pos   (28UL)
 
#define ADC1_INP0_INP_CH14_Msk   (0x30000000UL)
 
#define ADC1_INP0_INP_CH15_Pos   (30UL)
 
#define ADC1_INP0_INP_CH15_Msk   (0xc0000000UL)
 
#define ADC1_INP1_INP_CH16_Pos   (0UL)
 
#define ADC1_INP1_INP_CH16_Msk   (0x3UL)
 
#define ADC1_INP1_INP_CH17_Pos   (2UL)
 
#define ADC1_INP1_INP_CH17_Msk   (0xcUL)
 
#define ADC1_INP1_INP_CH18_Pos   (4UL)
 
#define ADC1_INP1_INP_CH18_Msk   (0x30UL)
 
#define ADC1_INP1_INP_CH19_Pos   (6UL)
 
#define ADC1_INP1_INP_CH19_Msk   (0xc0UL)
 
#define ADC1_INP2_INP_CMP_LO0_Pos   (0UL)
 
#define ADC1_INP2_INP_CMP_LO0_Msk   (0x3UL)
 
#define ADC1_INP2_INP_CMP_LO1_Pos   (2UL)
 
#define ADC1_INP2_INP_CMP_LO1_Msk   (0xcUL)
 
#define ADC1_INP2_INP_CMP_LO2_Pos   (4UL)
 
#define ADC1_INP2_INP_CMP_LO2_Msk   (0x30UL)
 
#define ADC1_INP2_INP_CMP_LO3_Pos   (6UL)
 
#define ADC1_INP2_INP_CMP_LO3_Msk   (0xc0UL)
 
#define ADC1_INP2_INP_CMP_UP0_Pos   (8UL)
 
#define ADC1_INP2_INP_CMP_UP0_Msk   (0x300UL)
 
#define ADC1_INP2_INP_CMP_UP1_Pos   (10UL)
 
#define ADC1_INP2_INP_CMP_UP1_Msk   (0xc00UL)
 
#define ADC1_INP2_INP_CMP_UP2_Pos   (12UL)
 
#define ADC1_INP2_INP_CMP_UP2_Msk   (0x3000UL)
 
#define ADC1_INP2_INP_CMP_UP3_Pos   (14UL)
 
#define ADC1_INP2_INP_CMP_UP3_Msk   (0xc000UL)
 
#define ADC1_INP3_INP_SQ0_Pos   (0UL)
 
#define ADC1_INP3_INP_SQ0_Msk   (0x3UL)
 
#define ADC1_INP3_INP_SQ1_Pos   (2UL)
 
#define ADC1_INP3_INP_SQ1_Msk   (0xcUL)
 
#define ADC1_INP3_INP_SQ2_Pos   (4UL)
 
#define ADC1_INP3_INP_SQ2_Msk   (0x30UL)
 
#define ADC1_INP3_INP_SQ3_Pos   (6UL)
 
#define ADC1_INP3_INP_SQ3_Msk   (0xc0UL)
 
#define ADC1_INP3_INP_COLL0_Pos   (8UL)
 
#define ADC1_INP3_INP_COLL0_Msk   (0x300UL)
 
#define ADC1_INP3_INP_COLL1_Pos   (10UL)
 
#define ADC1_INP3_INP_COLL1_Msk   (0xc00UL)
 
#define ADC1_INP3_INP_COLL2_Pos   (12UL)
 
#define ADC1_INP3_INP_COLL2_Msk   (0x3000UL)
 
#define ADC1_INP3_INP_COLL3_Pos   (14UL)
 
#define ADC1_INP3_INP_COLL3_Msk   (0xc000UL)
 
#define ADC1_INP3_INP_WFR0_Pos   (16UL)
 
#define ADC1_INP3_INP_WFR0_Msk   (0x30000UL)
 
#define ADC1_INP3_INP_WFR1_Pos   (18UL)
 
#define ADC1_INP3_INP_WFR1_Msk   (0xc0000UL)
 
#define ADC1_INP3_INP_WFR2_Pos   (20UL)
 
#define ADC1_INP3_INP_WFR2_Msk   (0x300000UL)
 
#define ADC1_INP3_INP_WFR3_Pos   (22UL)
 
#define ADC1_INP3_INP_WFR3_Msk   (0xc00000UL)
 
#define ADC2_FILTCFG_COEF_A6_Pos   (24UL)
 
#define ADC2_FILTCFG_COEF_A6_Msk   (0x3000000UL)
 
#define ADC2_FILTCFG_COEF_A7_Pos   (28UL)
 
#define ADC2_FILTCFG_COEF_A7_Msk   (0x30000000UL)
 
#define ADC2_GLOBCONF_EN_Pos   (0UL)
 
#define ADC2_GLOBCONF_EN_Msk   (0x1UL)
 
#define ADC2_INP0_INP_CH0_Pos   (0UL)
 
#define ADC2_INP0_INP_CH0_Msk   (0x3UL)
 
#define ADC2_INP0_INP_CH1_Pos   (2UL)
 
#define ADC2_INP0_INP_CH1_Msk   (0xcUL)
 
#define ADC2_INP0_INP_CH2_Pos   (4UL)
 
#define ADC2_INP0_INP_CH2_Msk   (0x30UL)
 
#define ADC2_INP0_INP_CH3_Pos   (6UL)
 
#define ADC2_INP0_INP_CH3_Msk   (0xc0UL)
 
#define ADC2_INP0_INP_CH4_Pos   (8UL)
 
#define ADC2_INP0_INP_CH4_Msk   (0x300UL)
 
#define ADC2_INP0_INP_CH5_Pos   (10UL)
 
#define ADC2_INP0_INP_CH5_Msk   (0xc00UL)
 
#define ADC2_INP0_INP_CH6_Pos   (12UL)
 
#define ADC2_INP0_INP_CH6_Msk   (0x3000UL)
 
#define ADC2_INP0_INP_CH7_Pos   (14UL)
 
#define ADC2_INP0_INP_CH7_Msk   (0xc000UL)
 
#define ADC2_INP0_INP_CH8_Pos   (16UL)
 
#define ADC2_INP0_INP_CH8_Msk   (0x30000UL)
 
#define ADC2_INP0_INP_CH9_Pos   (18UL)
 
#define ADC2_INP0_INP_CH9_Msk   (0xc0000UL)
 
#define ADC2_INP0_INP_CH10_Pos   (20UL)
 
#define ADC2_INP0_INP_CH10_Msk   (0x300000UL)
 
#define ADC2_INP0_INP_CH11_Pos   (22UL)
 
#define ADC2_INP0_INP_CH11_Msk   (0xc00000UL)
 
#define ADC2_INP0_INP_CH12_Pos   (24UL)
 
#define ADC2_INP0_INP_CH12_Msk   (0x3000000UL)
 
#define ADC2_INP0_INP_CH13_Pos   (26UL)
 
#define ADC2_INP0_INP_CH13_Msk   (0xc000000UL)
 
#define ADC2_INP0_INP_CH14_Pos   (28UL)
 
#define ADC2_INP0_INP_CH14_Msk   (0x30000000UL)
 
#define ADC2_INP2_INP_CMP_LO0_Pos   (0UL)
 
#define ADC2_INP2_INP_CMP_LO0_Msk   (0x3UL)
 
#define ADC2_INP2_INP_CMP_LO1_Pos   (2UL)
 
#define ADC2_INP2_INP_CMP_LO1_Msk   (0xcUL)
 
#define ADC2_INP2_INP_CMP_LO2_Pos   (4UL)
 
#define ADC2_INP2_INP_CMP_LO2_Msk   (0x30UL)
 
#define ADC2_INP2_INP_CMP_LO3_Pos   (6UL)
 
#define ADC2_INP2_INP_CMP_LO3_Msk   (0xc0UL)
 
#define ADC2_INP2_INP_CMP_LO4_Pos   (8UL)
 
#define ADC2_INP2_INP_CMP_LO4_Msk   (0x300UL)
 
#define ADC2_INP2_INP_CMP_LO5_Pos   (10UL)
 
#define ADC2_INP2_INP_CMP_LO5_Msk   (0xc00UL)
 
#define ADC2_INP2_INP_CMP_LO6_Pos   (12UL)
 
#define ADC2_INP2_INP_CMP_LO6_Msk   (0x3000UL)
 
#define ADC2_INP2_INP_CMP_LO7_Pos   (14UL)
 
#define ADC2_INP2_INP_CMP_LO7_Msk   (0xc000UL)
 
#define ADC2_INP2_INP_CMP_UP0_Pos   (16UL)
 
#define ADC2_INP2_INP_CMP_UP0_Msk   (0x30000UL)
 
#define ADC2_INP2_INP_CMP_UP1_Pos   (18UL)
 
#define ADC2_INP2_INP_CMP_UP1_Msk   (0xc0000UL)
 
#define ADC2_INP2_INP_CMP_UP2_Pos   (20UL)
 
#define ADC2_INP2_INP_CMP_UP2_Msk   (0x300000UL)
 
#define ADC2_INP2_INP_CMP_UP3_Pos   (22UL)
 
#define ADC2_INP2_INP_CMP_UP3_Msk   (0xc00000UL)
 
#define ADC2_INP2_INP_CMP_UP4_Pos   (24UL)
 
#define ADC2_INP2_INP_CMP_UP4_Msk   (0x3000000UL)
 
#define ADC2_INP2_INP_CMP_UP5_Pos   (26UL)
 
#define ADC2_INP2_INP_CMP_UP5_Msk   (0xc000000UL)
 
#define ADC2_INP2_INP_CMP_UP6_Pos   (28UL)
 
#define ADC2_INP2_INP_CMP_UP6_Msk   (0x30000000UL)
 
#define ADC2_INP2_INP_CMP_UP7_Pos   (30UL)
 
#define ADC2_INP2_INP_CMP_UP7_Msk   (0xc0000000UL)
 
#define ADC2_INP3_INP_SQ0_Pos   (0UL)
 
#define ADC2_INP3_INP_SQ0_Msk   (0x3UL)
 
#define ADC2_INP3_INP_SQ1_Pos   (2UL)
 
#define ADC2_INP3_INP_SQ1_Msk   (0xcUL)
 
#define ADC2_INP3_INP_SQ2_Pos   (4UL)
 
#define ADC2_INP3_INP_SQ2_Msk   (0x30UL)
 
#define ADC2_INP3_INP_SQ3_Pos   (6UL)
 
#define ADC2_INP3_INP_SQ3_Msk   (0xc0UL)
 
#define ADC2_INP3_INP_COLL0_Pos   (8UL)
 
#define ADC2_INP3_INP_COLL0_Msk   (0x300UL)
 
#define ADC2_INP3_INP_COLL1_Pos   (10UL)
 
#define ADC2_INP3_INP_COLL1_Msk   (0xc00UL)
 
#define ADC2_INP3_INP_COLL2_Pos   (12UL)
 
#define ADC2_INP3_INP_COLL2_Msk   (0x3000UL)
 
#define ADC2_INP3_INP_COLL3_Pos   (14UL)
 
#define ADC2_INP3_INP_COLL3_Msk   (0xc000UL)
 
#define BDRV_CP_CTRL_CP_RDY_EN_Pos   (2UL)
 
#define BDRV_CP_CTRL_CP_RDY_EN_Msk   (0x4UL)
 
#define BDRV_CP_CTRL_CP_1STAGE_Pos   (16UL)
 
#define BDRV_CP_CTRL_CP_1STAGE_Msk   (0x10000UL)
 
#define CANNODE_CAN_NIPR0_ALINP_Pos   (0UL)
 
#define CANNODE_CAN_NIPR0_ALINP_Msk   (0xfUL)
 
#define CANNODE_CAN_NIPR0_LECINP_Pos   (4UL)
 
#define CANNODE_CAN_NIPR0_LECINP_Msk   (0xf0UL)
 
#define CANNODE_CAN_NIPR0_TRINP_Pos   (8UL)
 
#define CANNODE_CAN_NIPR0_TRINP_Msk   (0xf00UL)
 
#define CANNODE_CAN_NIPR0_CFCINP_Pos   (12UL)
 
#define CANNODE_CAN_NIPR0_CFCINP_Msk   (0xf000UL)
 
#define CANTRX_CTRL_EN_Pos   (0UL)
 
#define CANTRX_CTRL_EN_Msk   (0x1UL)
 
#define CCU7_CMPSTAT_CCPOS0_Pos   (3UL)
 
#define CCU7_CMPSTAT_CCPOS0_Msk   (0x8UL)
 
#define CCU7_CMPSTAT_CCPOS1_Pos   (4UL)
 
#define CCU7_CMPSTAT_CCPOS1_Msk   (0x10UL)
 
#define CCU7_CMPSTAT_CCPOS2_Pos   (5UL)
 
#define CCU7_CMPSTAT_CCPOS2_Msk   (0x20UL)
 
#define CCU7_INP_INPCC70_Pos   (0UL)
 
#define CCU7_INP_INPCC70_Msk   (0x3UL)
 
#define CCU7_INP_INPCC71_Pos   (2UL)
 
#define CCU7_INP_INPCC71_Msk   (0xcUL)
 
#define CCU7_INP_INPCC72_Pos   (4UL)
 
#define CCU7_INP_INPCC72_Msk   (0x30UL)
 
#define CCU7_INP_INPCHE_Pos   (6UL)
 
#define CCU7_INP_INPCHE_Msk   (0xc0UL)
 
#define CCU7_INP_INPERR_Pos   (8UL)
 
#define CCU7_INP_INPERR_Msk   (0x300UL)
 
#define CCU7_INP_INPT12_Pos   (10UL)
 
#define CCU7_INP_INPT12_Msk   (0xc00UL)
 
#define CCU7_INP_INPT13_Pos   (12UL)
 
#define CCU7_INP_INPT13_Msk   (0x3000UL)
 
#define CCU7_INP_2_INPCC70B_Pos   (0UL)
 
#define CCU7_INP_2_INPCC70B_Msk   (0x3UL)
 
#define CCU7_INP_2_INPCC71B_Pos   (2UL)
 
#define CCU7_INP_2_INPCC71B_Msk   (0xcUL)
 
#define CCU7_INP_2_INPCC72B_Pos   (4UL)
 
#define CCU7_INP_2_INPCC72B_Msk   (0x30UL)
 
#define CCU7_INP_2_INPT14_Pos   (8UL)
 
#define CCU7_INP_2_INPT14_Msk   (0x300UL)
 
#define CCU7_INP_2_INPT15_Pos   (10UL)
 
#define CCU7_INP_2_INPT15_Msk   (0xc00UL)
 
#define CCU7_INP_2_INPT16_Pos   (12UL)
 
#define CCU7_INP_2_INPT16_Msk   (0x3000UL)
 
#define CCU7_LI_INPLBE_Pos   (14UL)
 
#define CCU7_LI_INPLBE_Msk   (0xc000UL)
 
#define CPU_NVIC_ISER_IRQEN0_Pos   (0UL)
 
#define CPU_NVIC_ISER_IRQEN0_Msk   (0x1UL)
 
#define CPU_NVIC_ISER_IRQEN1_Pos   (1UL)
 
#define CPU_NVIC_ISER_IRQEN1_Msk   (0x2UL)
 
#define CPU_NVIC_ISER_IRQEN2_Pos   (2UL)
 
#define CPU_NVIC_ISER_IRQEN2_Msk   (0x4UL)
 
#define CPU_NVIC_ISER_IRQEN3_Pos   (3UL)
 
#define CPU_NVIC_ISER_IRQEN3_Msk   (0x8UL)
 
#define CPU_NVIC_ISER_IRQEN4_Pos   (4UL)
 
#define CPU_NVIC_ISER_IRQEN4_Msk   (0x10UL)
 
#define CPU_NVIC_ISER_IRQEN5_Pos   (5UL)
 
#define CPU_NVIC_ISER_IRQEN5_Msk   (0x20UL)
 
#define CPU_NVIC_ISER_IRQEN6_Pos   (6UL)
 
#define CPU_NVIC_ISER_IRQEN6_Msk   (0x40UL)
 
#define CPU_NVIC_ISER_IRQEN7_Pos   (7UL)
 
#define CPU_NVIC_ISER_IRQEN7_Msk   (0x80UL)
 
#define CPU_NVIC_ISER_IRQEN8_Pos   (8UL)
 
#define CPU_NVIC_ISER_IRQEN8_Msk   (0x100UL)
 
#define CPU_NVIC_ISER_IRQEN9_Pos   (9UL)
 
#define CPU_NVIC_ISER_IRQEN9_Msk   (0x200UL)
 
#define CPU_NVIC_ISER_IRQEN10_Pos   (10UL)
 
#define CPU_NVIC_ISER_IRQEN10_Msk   (0x400UL)
 
#define CPU_NVIC_ISER_IRQEN11_Pos   (11UL)
 
#define CPU_NVIC_ISER_IRQEN11_Msk   (0x800UL)
 
#define CPU_NVIC_ISER_IRQEN12_Pos   (12UL)
 
#define CPU_NVIC_ISER_IRQEN12_Msk   (0x1000UL)
 
#define CPU_NVIC_ISER_IRQEN13_Pos   (13UL)
 
#define CPU_NVIC_ISER_IRQEN13_Msk   (0x2000UL)
 
#define CPU_NVIC_ISER_IRQEN14_Pos   (14UL)
 
#define CPU_NVIC_ISER_IRQEN14_Msk   (0x4000UL)
 
#define CPU_NVIC_ISER_IRQEN15_Pos   (15UL)
 
#define CPU_NVIC_ISER_IRQEN15_Msk   (0x8000UL)
 
#define CPU_NVIC_ISER_IRQEN16_Pos   (16UL)
 
#define CPU_NVIC_ISER_IRQEN16_Msk   (0x10000UL)
 
#define CPU_NVIC_ISER_IRQEN17_Pos   (17UL)
 
#define CPU_NVIC_ISER_IRQEN17_Msk   (0x20000UL)
 
#define CPU_NVIC_ISER_IRQEN18_Pos   (18UL)
 
#define CPU_NVIC_ISER_IRQEN18_Msk   (0x40000UL)
 
#define CPU_NVIC_ISER_IRQEN19_Pos   (19UL)
 
#define CPU_NVIC_ISER_IRQEN19_Msk   (0x80000UL)
 
#define CPU_NVIC_ISER_IRQEN20_Pos   (20UL)
 
#define CPU_NVIC_ISER_IRQEN20_Msk   (0x100000UL)
 
#define CPU_NVIC_ISER_IRQEN21_Pos   (21UL)
 
#define CPU_NVIC_ISER_IRQEN21_Msk   (0x200000UL)
 
#define CPU_NVIC_ISER_IRQEN22_Pos   (22UL)
 
#define CPU_NVIC_ISER_IRQEN22_Msk   (0x400000UL)
 
#define CPU_NVIC_ISER_IRQEN23_Pos   (23UL)
 
#define CPU_NVIC_ISER_IRQEN23_Msk   (0x800000UL)
 
#define CPU_NVIC_ISER_IRQEN24_Pos   (24UL)
 
#define CPU_NVIC_ISER_IRQEN24_Msk   (0x1000000UL)
 
#define CPU_NVIC_ISER_IRQEN25_Pos   (25UL)
 
#define CPU_NVIC_ISER_IRQEN25_Msk   (0x2000000UL)
 
#define CPU_NVIC_ISER_IRQEN26_Pos   (26UL)
 
#define CPU_NVIC_ISER_IRQEN26_Msk   (0x4000000UL)
 
#define CPU_NVIC_ISER_IRQEN27_Pos   (27UL)
 
#define CPU_NVIC_ISER_IRQEN27_Msk   (0x8000000UL)
 
#define CPU_NVIC_ISER_IRQEN28_Pos   (28UL)
 
#define CPU_NVIC_ISER_IRQEN28_Msk   (0x10000000UL)
 
#define CPU_NVIC_ISER_IRQEN29_Pos   (29UL)
 
#define CPU_NVIC_ISER_IRQEN29_Msk   (0x20000000UL)
 
#define CPU_NVIC_ISER_IRQEN30_Pos   (30UL)
 
#define CPU_NVIC_ISER_IRQEN30_Msk   (0x40000000UL)
 
#define CPU_NVIC_ISER_IRQEN31_Pos   (31UL)
 
#define CPU_NVIC_ISER_IRQEN31_Msk   (0x80000000UL)
 
#define CSACSC_CTRL1_CSAC_EN_Pos   (0UL)
 
#define CSACSC_CTRL1_CSAC_EN_Msk   (0x1UL)
 
#define GPIO_P0_OMR_PS0_Pos   (0UL)
 
#define GPIO_P0_OMR_PS0_Msk   (0x1UL)
 
#define GPIO_P0_OMR_PS1_Pos   (1UL)
 
#define GPIO_P0_OMR_PS1_Msk   (0x2UL)
 
#define GPIO_P0_OMR_PS2_Pos   (2UL)
 
#define GPIO_P0_OMR_PS2_Msk   (0x4UL)
 
#define GPIO_P0_OMR_PS3_Pos   (3UL)
 
#define GPIO_P0_OMR_PS3_Msk   (0x8UL)
 
#define GPIO_P0_OMR_PS4_Pos   (4UL)
 
#define GPIO_P0_OMR_PS4_Msk   (0x10UL)
 
#define GPIO_P0_OMR_PS5_Pos   (5UL)
 
#define GPIO_P0_OMR_PS5_Msk   (0x20UL)
 
#define GPIO_P0_OMR_PS6_Pos   (6UL)
 
#define GPIO_P0_OMR_PS6_Msk   (0x40UL)
 
#define GPIO_P0_OMR_PS7_Pos   (7UL)
 
#define GPIO_P0_OMR_PS7_Msk   (0x80UL)
 
#define GPIO_P0_OMR_PS8_Pos   (8UL)
 
#define GPIO_P0_OMR_PS8_Msk   (0x100UL)
 
#define GPIO_P0_OMR_PS9_Pos   (9UL)
 
#define GPIO_P0_OMR_PS9_Msk   (0x200UL)
 
#define GPIO_P0_OMR_PS10_Pos   (10UL)
 
#define GPIO_P0_OMR_PS10_Msk   (0x400UL)
 
#define GPIO_P1_OMR_PS0_Pos   (0UL)
 
#define GPIO_P1_OMR_PS0_Msk   (0x1UL)
 
#define GPIO_P1_OMR_PS1_Pos   (1UL)
 
#define GPIO_P1_OMR_PS1_Msk   (0x2UL)
 
#define GPIO_P1_OMR_PS2_Pos   (2UL)
 
#define GPIO_P1_OMR_PS2_Msk   (0x4UL)
 
#define GPIO_P1_OMR_PS3_Pos   (3UL)
 
#define GPIO_P1_OMR_PS3_Msk   (0x8UL)
 
#define GPIO_P1_OMR_PS4_Pos   (4UL)
 
#define GPIO_P1_OMR_PS4_Msk   (0x10UL)
 
#define PLL_CON0_PLLEN_Pos   (31UL)
 
#define PLL_CON0_PLLEN_Msk   (0x80000000UL)
 
#define PLL_CON1_PLLEN_Pos   (31UL)
 
#define PLL_CON1_PLLEN_Msk   (0x80000000UL)
 
#define PLL_SPCTR_SPEN0_Pos   (0UL)
 
#define PLL_SPCTR_SPEN0_Msk   (0x1UL)
 
#define PLL_SPCTR_SPEN1_Pos   (16UL)
 
#define PLL_SPCTR_SPEN1_Msk   (0x10000UL)
 
#define PLL_STATC_PLL0_LOL_STSCLR_Pos   (0UL)
 
#define PLL_STATC_PLL0_LOL_STSCLR_Msk   (0x1UL)
 
#define PLL_STATC_PLL1_LOL_STSCLR_Pos   (1UL)
 
#define PLL_STATC_PLL1_LOL_STSCLR_Msk   (0x2UL)
 
#define PMU_FS_SSD_CLR_SSD_STS_CLR_Pos   (0UL)
 
#define PMU_FS_SSD_CLR_SSD_STS_CLR_Msk   (0x1UL)
 
#define PMU_FS_SSD_CLR_FO_STS_CLR_Pos   (1UL)
 
#define PMU_FS_SSD_CLR_FO_STS_CLR_Msk   (0x2UL)
 
#define PMU_WAKE_CTRL_CAN_WAKE_EN_Pos   (0UL)
 
#define PMU_WAKE_CTRL_CAN_WAKE_EN_Msk   (0x1UL)
 
#define PMU_WAKE_CTRL_MON1_WAKE_EN_Pos   (12UL)
 
#define PMU_WAKE_CTRL_MON1_WAKE_EN_Msk   (0x1000UL)
 
#define PMU_WAKE_CTRL_MON2_WAKE_EN_Pos   (13UL)
 
#define PMU_WAKE_CTRL_MON2_WAKE_EN_Msk   (0x2000UL)
 
#define PMU_WAKE_CTRL_MON3_WAKE_EN_Pos   (14UL)
 
#define PMU_WAKE_CTRL_MON3_WAKE_EN_Msk   (0x4000UL)
 
#define PMU_WAKE_CTRL_GPIO0_WAKE_EN_Pos   (4UL)
 
#define PMU_WAKE_CTRL_GPIO0_WAKE_EN_Msk   (0x10UL)
 
#define PMU_WAKE_CTRL_GPIO1_WAKE_EN_Pos   (5UL)
 
#define PMU_WAKE_CTRL_GPIO1_WAKE_EN_Msk   (0x20UL)
 
#define PMU_WAKE_CTRL_GPIO2_WAKE_EN_Pos   (6UL)
 
#define PMU_WAKE_CTRL_GPIO2_WAKE_EN_Msk   (0x40UL)
 
#define PMU_WAKE_CTRL_GPIO3_WAKE_EN_Pos   (7UL)
 
#define PMU_WAKE_CTRL_GPIO3_WAKE_EN_Msk   (0x80UL)
 
#define PMU_WAKE_CTRL_GPIO4_WAKE_EN_Pos   (8UL)
 
#define PMU_WAKE_CTRL_GPIO4_WAKE_EN_Msk   (0x100UL)
 
#define PMU_WAKE_CTRL_GPIO5_WAKE_EN_Pos   (9UL)
 
#define PMU_WAKE_CTRL_GPIO5_WAKE_EN_Msk   (0x200UL)
 
#define PMU_WAKE_CTRL_CYC_WAKE_EN_Pos   (2UL)
 
#define PMU_WAKE_CTRL_CYC_WAKE_EN_Msk   (0x4UL)
 
#define PMU_WAKE_CTRL_VDDP_UVWARN_WAKE_EN_Pos   (16UL)
 
#define PMU_WAKE_CTRL_VDDP_UVWARN_WAKE_EN_Msk   (0x10000UL)
 
#define PMU_WAKE_CTRL_VDDP_OV_WAKE_EN_Pos   (17UL)
 
#define PMU_WAKE_CTRL_VDDP_OV_WAKE_EN_Msk   (0x20000UL)
 
#define PMU_WAKE_CTRL_VDDP_HCM_WAKE_EN_Pos   (18UL)
 
#define PMU_WAKE_CTRL_VDDP_HCM_WAKE_EN_Msk   (0x40000UL)
 
#define PMU_WAKE_CTRL_VDDC_UVWARN_WAKE_EN_Pos   (19UL)
 
#define PMU_WAKE_CTRL_VDDC_UVWARN_WAKE_EN_Msk   (0x80000UL)
 
#define PMU_WAKE_CTRL_VDDC_OV_WAKE_EN_Pos   (20UL)
 
#define PMU_WAKE_CTRL_VDDC_OV_WAKE_EN_Msk   (0x100000UL)
 
#define PMU_WAKE_CTRL_VDDC_HCM_WAKE_EN_Pos   (21UL)
 
#define PMU_WAKE_CTRL_VDDC_HCM_WAKE_EN_Msk   (0x200000UL)
 
#define PMU_WAKE_CTRL_VDDEXT_OT_WAKE_EN_Pos   (22UL)
 
#define PMU_WAKE_CTRL_VDDEXT_OT_WAKE_EN_Msk   (0x400000UL)
 
#define PMU_WAKE_CTRL_VDDEXT_UV_WAKE_EN_Pos   (23UL)
 
#define PMU_WAKE_CTRL_VDDEXT_UV_WAKE_EN_Msk   (0x800000UL)
 
#define PMU_WAKE_CTRL_VSDOV_WAKE_EN_Pos   (24UL)
 
#define PMU_WAKE_CTRL_VSDOV_WAKE_EN_Msk   (0x1000000UL)
 
#define PMU_WAKE_CTRL_VDDC_RED_EN_Pos   (29UL)
 
#define PMU_WAKE_CTRL_VDDC_RED_EN_Msk   (0x20000000UL)
 
#define PMU_WD_CTRL_WDP_Pos   (16UL)
 
#define PMU_WD_CTRL_WDP_Msk   (0x3f0000UL)
 
#define PMU_WD_CTRL_SOW_Pos   (24UL)
 
#define PMU_WD_CTRL_SOW_Msk   (0x3000000UL)
 
#define SCU_CLKSEL_CLKOUTEN_Pos   (19UL)
 
#define SCU_CLKSEL_CLKOUTEN_Msk   (0x80000UL)
 
#define SCU_INP0_INP_PMU_Pos   (0UL)
 
#define SCU_INP0_INP_PMU_Msk   (0x1UL)
 
#define SCU_INP0_INP_BDRV_IRQ0_Pos   (1UL)
 
#define SCU_INP0_INP_BDRV_IRQ0_Msk   (0x2UL)
 
#define SCU_INP0_INP_BDRV_IRQ1_Pos   (2UL)
 
#define SCU_INP0_INP_BDRV_IRQ1_Msk   (0x4UL)
 
#define SCU_INP0_INP_CANTX_Pos   (3UL)
 
#define SCU_INP0_INP_CANTX_Msk   (0x8UL)
 
#define SCU_INP0_INP_ARVG_Pos   (4UL)
 
#define SCU_INP0_INP_ARVG_Msk   (0x10UL)
 
#define SCU_INP0_INP_CSC_Pos   (5UL)
 
#define SCU_INP0_INP_CSC_Msk   (0x20UL)
 
#define SCU_INP1_INP_GPT1T2_Pos   (0UL)
 
#define SCU_INP1_INP_GPT1T2_Msk   (0x1UL)
 
#define SCU_INP1_INP_GPT1T3_Pos   (1UL)
 
#define SCU_INP1_INP_GPT1T3_Msk   (0x2UL)
 
#define SCU_INP1_INP_GPT1T4_Pos   (2UL)
 
#define SCU_INP1_INP_GPT1T4_Msk   (0x4UL)
 
#define SCU_INP1_INP_GPT2T5_Pos   (3UL)
 
#define SCU_INP1_INP_GPT2T5_Msk   (0x8UL)
 
#define SCU_INP1_INP_GPT2T6_Pos   (4UL)
 
#define SCU_INP1_INP_GPT2T6_Msk   (0x10UL)
 
#define SCU_INP1_INP_GPT2CR_Pos   (5UL)
 
#define SCU_INP1_INP_GPT2CR_Msk   (0x20UL)
 
#define SCU_INP2_INP_MON1_Pos   (0UL)
 
#define SCU_INP2_INP_MON1_Msk   (0x1UL)
 
#define SCU_INP2_INP_MON2_Pos   (1UL)
 
#define SCU_INP2_INP_MON2_Msk   (0x2UL)
 
#define SCU_INP2_INP_MON3_Pos   (2UL)
 
#define SCU_INP2_INP_MON3_Msk   (0x4UL)
 
#define SCU_INP3_INP_SDADC0_Pos   (0UL)
 
#define SCU_INP3_INP_SDADC0_Msk   (0x1UL)
 
#define SCU_INP3_INP_SDADC1_Pos   (1UL)
 
#define SCU_INP3_INP_SDADC1_Msk   (0x2UL)
 
#define SCU_INP3_INP_BEMF0_Pos   (2UL)
 
#define SCU_INP3_INP_BEMF0_Msk   (0x4UL)
 
#define SCU_INP3_INP_BEMF1_Pos   (3UL)
 
#define SCU_INP3_INP_BEMF1_Msk   (0x8UL)
 
#define SCU_INP3_INP_BEMF2_Pos   (4UL)
 
#define SCU_INP3_INP_BEMF2_Msk   (0x10UL)
 
#define SCU_INP4_INP_EXINT0_Pos   (0UL)
 
#define SCU_INP4_INP_EXINT0_Msk   (0x1UL)
 
#define SCU_INP4_INP_EXINT1_Pos   (1UL)
 
#define SCU_INP4_INP_EXINT1_Msk   (0x2UL)
 
#define SCU_INP4_INP_EXINT2_Pos   (2UL)
 
#define SCU_INP4_INP_EXINT2_Msk   (0x4UL)
 
#define SCU_INP4_INP_EXINT3_Pos   (3UL)
 
#define SCU_INP4_INP_EXINT3_Msk   (0x8UL)
 
#define SCU_INP5_INP_LIN0_EOFSYN_Pos   (0UL)
 
#define SCU_INP5_INP_LIN0_EOFSYN_Msk   (0x1UL)
 
#define SCU_INP5_INP_LIN0_ERRSYN_Pos   (1UL)
 
#define SCU_INP5_INP_LIN0_ERRSYN_Msk   (0x2UL)
 
#define SCU_INP5_INP_LIN1_EOFSYN_Pos   (2UL)
 
#define SCU_INP5_INP_LIN1_EOFSYN_Msk   (0x4UL)
 
#define SCU_INP5_INP_LIN1_ERRSYN_Pos   (3UL)
 
#define SCU_INP5_INP_LIN1_ERRSYN_Msk   (0x8UL)
 
#define SCU_INP5_INP_UART0_RI_Pos   (4UL)
 
#define SCU_INP5_INP_UART0_RI_Msk   (0x10UL)
 
#define SCU_INP5_INP_UART0_TI_Pos   (5UL)
 
#define SCU_INP5_INP_UART0_TI_Msk   (0x20UL)
 
#define SCU_INP5_INP_UART1_RI_Pos   (6UL)
 
#define SCU_INP5_INP_UART1_RI_Msk   (0x40UL)
 
#define SCU_INP5_INP_UART1_TI_Pos   (7UL)
 
#define SCU_INP5_INP_UART1_TI_Msk   (0x80UL)
 
#define SCU_INP6_INP_SSC0_RIR_Pos   (0UL)
 
#define SCU_INP6_INP_SSC0_RIR_Msk   (0x1UL)
 
#define SCU_INP6_INP_SSC0_TIR_Pos   (1UL)
 
#define SCU_INP6_INP_SSC0_TIR_Msk   (0x2UL)
 
#define SCU_INP6_INP_SSC0_EIR_Pos   (2UL)
 
#define SCU_INP6_INP_SSC0_EIR_Msk   (0x4UL)
 
#define SCU_INP6_INP_SSC1_RIR_Pos   (4UL)
 
#define SCU_INP6_INP_SSC1_RIR_Msk   (0x10UL)
 
#define SCU_INP6_INP_SSC1_TIR_Pos   (5UL)
 
#define SCU_INP6_INP_SSC1_TIR_Msk   (0x20UL)
 
#define SCU_INP6_INP_SSC1_EIR_Pos   (6UL)
 
#define SCU_INP6_INP_SSC1_EIR_Msk   (0x40UL)
 
#define SCU_INP7_INP_DMACH0_Pos   (0UL)
 
#define SCU_INP7_INP_DMACH0_Msk   (0x1UL)
 
#define SCU_INP7_INP_DMACH1_Pos   (1UL)
 
#define SCU_INP7_INP_DMACH1_Msk   (0x2UL)
 
#define SCU_INP7_INP_DMACH2_Pos   (2UL)
 
#define SCU_INP7_INP_DMACH2_Msk   (0x4UL)
 
#define SCU_INP7_INP_DMACH3_Pos   (3UL)
 
#define SCU_INP7_INP_DMACH3_Msk   (0x8UL)
 
#define SCU_INP7_INP_DMACH4_Pos   (4UL)
 
#define SCU_INP7_INP_DMACH4_Msk   (0x10UL)
 
#define SCU_INP7_INP_DMACH5_Pos   (5UL)
 
#define SCU_INP7_INP_DMACH5_Msk   (0x20UL)
 
#define SCU_INP7_INP_DMACH6_Pos   (6UL)
 
#define SCU_INP7_INP_DMACH6_Msk   (0x40UL)
 
#define SCU_INP7_INP_DMACH7_Pos   (7UL)
 
#define SCU_INP7_INP_DMACH7_Msk   (0x80UL)
 
#define SCU_INP7_INP_DMATRERR_Pos   (8UL)
 
#define SCU_INP7_INP_DMATRERR_Msk   (0x100UL)
 
#define SCU_NMISRC_NMIXTALCLR_Pos   (0UL)
 
#define SCU_NMISRC_NMIXTALCLR_Msk   (0x1UL)
 
#define SCU_NMISRC_NMIPLL0CLR_Pos   (1UL)
 
#define SCU_NMISRC_NMIPLL0CLR_Msk   (0x2UL)
 
#define SCU_NMISRC_NMIPLL1CLR_Pos   (2UL)
 
#define SCU_NMISRC_NMIPLL1CLR_Msk   (0x4UL)
 
#define SCU_PMCON_SSC0_DIS_Pos   (0UL)
 
#define SCU_PMCON_SSC0_DIS_Msk   (0x1UL)
 
#define SCU_PMCON_SSC1_DIS_Pos   (1UL)
 
#define SCU_PMCON_SSC1_DIS_Msk   (0x2UL)
 
#define SCU_PMCON_T2_DIS_Pos   (2UL)
 
#define SCU_PMCON_T2_DIS_Msk   (0x4UL)
 
#define SCU_PMCON_T21_DIS_Pos   (3UL)
 
#define SCU_PMCON_T21_DIS_Msk   (0x8UL)
 
#define SCU_PMCON_GPT12_DIS_Pos   (4UL)
 
#define SCU_PMCON_GPT12_DIS_Msk   (0x10UL)
 
#define SCU_XTALCON_XPD_Pos   (0UL)
 
#define SCU_XTALCON_XPD_Msk   (0x1UL)
 
#define SCU_XTALSTATC_XTAL_FAIL_STSCLR_Pos   (0UL)
 
#define SCU_XTALSTATC_XTAL_FAIL_STSCLR_Msk   (0x1UL)
 
#define UART0_BCON_BR_R_Pos   (0UL)
 
#define UART0_BCON_BR_R_Msk   (0x1UL)
 
#define UART0_SCON_SM1_Pos   (1UL)
 
#define UART0_SCON_SM1_Msk   (0x2UL)
 
#define UART1_BCON_BR_R_Pos   (0UL)
 
#define UART1_BCON_BR_R_Msk   (0x1UL)
 
#define UART1_SCON_SM1_Pos   (1UL)
 
#define UART1_SCON_SM1_Msk   (0x2UL)
 

Enumerations

enum  IRQn_Type {
  Reset_IRQn = -15 , NonMaskableInt_IRQn = -14 , HardFault_IRQn = -13 , MemoryManagement_IRQn = -12 ,
  BusFault_IRQn = -11 , UsageFault_IRQn = -10 , SVCall_IRQn = -5 , DebugMonitor_IRQn = -4 ,
  PendSV_IRQn = -2 , SysTick_IRQn = -1 , WARN_INP0_NVIC_IRQn = 0 , WARN_INP1_NVIC_IRQn = 1 ,
  CCU7_INP0_NVIC_IRQn = 2 , CCU7_INP1_NVIC_IRQn = 3 , CCU7_INP2_NVIC_IRQn = 4 , CCU7_INP3_NVIC_IRQn = 5 ,
  NVM_INP0_NVIC_IRQn = 6 , GPT_INP0_NVIC_IRQn = 7 , GPT_INP1_NVIC_IRQn = 8 , T20_INP0_NVIC_IRQn = 9 ,
  ADC2_INP0_NVIC_IRQn = 10 , ADC2_INP1_NVIC_IRQn = 11 , MON_INP0_NVIC_IRQn = 12 , MON_INP1_NVIC_IRQn = 13 ,
  ADC1_INP0_NVIC_IRQn = 14 , ADC1_INP1_NVIC_IRQn = 15 , ADC1_INP2_NVIC_IRQn = 16 , ADC1_INP3_NVIC_IRQn = 17 ,
  BEMF_SDADC_INP0_NVIC_IRQn = 18 , BEMF_SDADC_INP1_NVIC_IRQn = 19 , EXT_INP0_NVIC_IRQn = 20 , EXT_INP1_NVIC_IRQn = 21 ,
  UART_INP0_NVIC_IRQn = 22 , UART_INP1_NVIC_IRQn = 23 , SSC_INP0_NVIC_IRQn = 24 , SSC_INP1_NVIC_IRQn = 25 ,
  MCAN_INP0_NVIC_IRQn = 26 , MCAN_INP1_NVIC_IRQn = 27 , MCAN_INP2_NVIC_IRQn = 28 , DMA_INP0_NVIC_IRQn = 29 ,
  DMA_INP1_NVIC_IRQn = 30 , T21_INP0_NVIC_IRQn = 31 , Reset_IRQn = -15 , NonMaskableInt_IRQn = -14 ,
  HardFault_IRQn = -13 , MemoryManagement_IRQn = -12 , BusFault_IRQn = -11 , UsageFault_IRQn = -10 ,
  SVCall_IRQn = -5 , DebugMonitor_IRQn = -4 , PendSV_IRQn = -2 , SysTick_IRQn = -1 ,
  WARN_INP0_NVIC_IRQn = 0 , WARN_INP1_NVIC_IRQn = 1 , CCU7_INP0_NVIC_IRQn = 2 , CCU7_INP1_NVIC_IRQn = 3 ,
  CCU7_INP2_NVIC_IRQn = 4 , CCU7_INP3_NVIC_IRQn = 5 , NVM_INP0_NVIC_IRQn = 6 , GPT_INP0_NVIC_IRQn = 7 ,
  GPT_INP1_NVIC_IRQn = 8 , T20_INP0_NVIC_IRQn = 9 , ADC2_INP0_NVIC_IRQn = 10 , ADC2_INP1_NVIC_IRQn = 11 ,
  MON_INP0_NVIC_IRQn = 12 , MON_INP1_NVIC_IRQn = 13 , ADC1_INP0_NVIC_IRQn = 14 , ADC1_INP1_NVIC_IRQn = 15 ,
  ADC1_INP2_NVIC_IRQn = 16 , ADC1_INP3_NVIC_IRQn = 17 , BEMF_SDADC_INP0_NVIC_IRQn = 18 , BEMF_SDADC_INP1_NVIC_IRQn = 19 ,
  EXT_INP0_NVIC_IRQn = 20 , EXT_INP1_NVIC_IRQn = 21 , UART_INP0_NVIC_IRQn = 22 , UART_INP1_NVIC_IRQn = 23 ,
  SSC_INP0_NVIC_IRQn = 24 , SSC_INP1_NVIC_IRQn = 25 , MCAN_INP0_NVIC_IRQn = 26 , MCAN_INP1_NVIC_IRQn = 27 ,
  MCAN_INP2_NVIC_IRQn = 28 , DMA_INP0_NVIC_IRQn = 29 , DMA_INP1_NVIC_IRQn = 30 , T21_INP0_NVIC_IRQn = 31
}